数字后端设计流程小结

数字后端设计流程小结

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引言

传统上将布局布线前的工作称之为数字前端(Front End)设计，而将布局布线之后的工作称为数字后端(Back End)设计。布局的目的在于产生制作掩膜所需的GDSII文件。同时也产生布局后的网表文件(Netlist)及标准延迟文件(SDF)。本人认为作为一名数字IC设计工程师，也许可以只懂前端设计，但是如果对数字后端设计也熟悉掌握，也不是一件坏事，反而可以使我们在做前端设计的时候，考虑时序约束，功耗面积等因素而更加严谨。前后端设计的融会贯通，让电路从设计到实现，可以更好的了解芯片的整个设计流程体系。本文主要是讲作者将自己在做完数字后端设计的流程之后的小总结。数字后端设计流程主要有DC约束综合，PR版图验证，PT时序验证，FM形式逻辑验证。

DC约束综合

通常我们说的综合是指逻辑综合。逻辑综合就是使用综合工具将较高层次的RTL级电路描述转换为基于目标工具库和特定约束条件的门级网表的过程。DC综合包括了转译(Translation)，映射(Mapping)，优化(Optimization)三个过程。
转译：将电路转译为与工艺无关的功能组成的逻辑电路。划重点–工艺无关–逻辑电路；
映射：将转译得到的电路通过特定工艺库的单元来实现。划重点–有制造工艺–与设计工具库单元有关；
优化：根据你约束的时序面积等约束条件对电路进行改进。划重点—你约束了的电路。
自己对DC约束综合的小结注意点：
• DC时序设计约束主要考虑电路有充足的setup time即可，可以暂时不要考虑hold time。可以PR时候来修复hold time；
• Tmax指的是建立时间setup time的最大延迟，Tmin指的是保持时间hold time的最小延迟；
• 在无设计规格要求下，Tmax一般可设为时钟T的40%，不过一般会有规格或者与模拟工程师其他工程师确定商量；
• 输入约束语法可以简介为set_input_delay -max 40T…，set_input_delay -min 0…；
• 没有跨时域交互的电路，其他不同时钟的电路可以约束不考虑他们的路径，set_false_path…，方便后面PR布线；
• create_generated_clock可以使顶层时钟与模块内部时钟同源无相位差。

PR版图验证

PR是指对DC约束综合产生的网表文件进行布线，生成反标文件.sdf(后仿真的约束文件)及数字版图(作为芯片流片的数据)
自己对PR版图验证的小结注意点：
• 把DC综合的网表文件跟时序约束文件放到PR的目录下，是作为PR生成版图的电路文件；
• 设置时钟树的约束.cts(需要时钟buffer可以通过工艺库文件查看名字)；
• 然后设置版图布线时顶层pin的位置**.ioc；
• 修改PR约束的参数如布线的长宽，约束的文件路径等；
• 检查布线的时序，encounter的(timing analysis);
• timing write sdf可以生成反标文件.sdf，作后仿真用；
• 用cadence生成版图，进行版图验证，shift + F，ctrl + F可以查看版图的细节或者不看细节；
• 设置参数，跑DRC看有没有violation。
PR布线遇到hold time为例，有以下三种解决方法
• 在允许的情况下，可以通过增大布线的长宽，增大版图的面积；
• Route里面的area route可以修复优化core的局部错误；
• 通过EDA工具来人为细节的修改布局布线。

PT时序验证

PT时序验证主要是对寄存器，对电路路径进行时钟约束，查看各个模块的延迟时间slack是否满足。
自己对PT时序验证的小结注意点：
• 设置好搜索路径.load_parasitics，库链接路径.link_path；
• 读入设计的约束参数，定义时钟约束，不确定性uncertainty，涉后时间timing_derate等约束；
• 进行setup跟hold的快速，正常，慢速三种时序约束的时序分析；
• 检查时序报告，看violated path的比例，整体的slack情况。

FM形式验证

FM形式逻辑验证主要包括三个流程：
• map：dc mapping阶段得到的netlist与RTL形式验证；
• incr ：dc mapping阶段得到的netlist与综合最后得到的netlist的形式验证；
• pnr ：dc 综合最后得到的netlist与PR后得到的netlist的形式验证。

后端设计工具

• 仿真工具：Mentor modelsim/Questasim
• 综合工具（带DFT）Synopsys DC
• 时序分析：Synopsys PT
• 形式验证：Cadence LEC
• 后端APR（Auto Placement &Route）Cadence SoC Encounter
• 后端参数提取：Mentor Calibre

后端设计相关资料

下载链接：http://bbs.eetop.cn/thread-611900-1-1.html
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