system verilog（四）数组、结构体、联合体__数组

1.非压缩数组

1）verilog非压缩数组

限制一次只能访问一个元素，或者一个元素的一位或部分位，试图访问多个元素是错误的。各个数组元素是独立存储的。

2）system  verilog对非压缩数组的增强

2.压缩数组

整个数组的存储位连续，和向量的存储一样。

       1）在Verilog中可以声明一个数组类型，reg和线网类型还可以具有一个向量宽度。在一个对象名前面声明的尺寸表示向量的宽度，在一个对象名后面声明的尺寸表示数组的深度。

reg [7:0] r1 [1:256]; // 256个8位的变量

       2）在SystemVerilog中我们使用不同的术语表示数组：使用“压缩数组（packed array）”这一术语表示在对象名前声明尺寸的数组；使用“非压缩数组（unpacked array）”这一术语表示在对象名后面声明尺寸的数组。压缩数组可以由下面的数据类型组成：bit、logic、reg、wire以及其它的线网类型。无论是压缩数组还是非压缩数组都可以声明成多维的尺寸。

bit [7:0] a; // 一个一维的压缩数组
bit b [7:0]; //一个一维的非压缩数组
bit [0:11] [7:0] c; //一个二维的压缩数组
bit [3:0] [7:0] d [1:10]; // 一个包含10个具有4个8位字节的压缩数组的非压缩数组

 

3.数组元素声明时的初始化

4.数组赋值

5.数组复制（4种类型，另外两种需要位流转换才可以复制）