IC设计通过system c 建模和 rtl级的有什么区别

对于IC项目的设计、验证各个阶段，都是在玩弄model，只不过是大家的观看视角不同而已。有些人喜欢华丽外表的model，有些人关注身披薄纱的、或一丝不挂的。

• SystemC是一种建模语言，可以对软硬件系统进行建模。描述抽象层次可以分为算法级（ALM）、系统结构级（SAM）、事务级（TLM）和RTL；

• 标准的C/C++可以对系统的算法进行描述，但是无法模拟硬件的并发性行为，即无法评估硬件系统架构。

• SystemC 其实就是C++的一个内裤（类库），在标准C++的基础上建立了一个Simulation Kernel，来对各种process的执行顺序进行调度。这个Kernel的算法思想是把连续的仿真时间划分为多个离散的仿真时刻，再把一个仿真时刻划 分为多个delta-cycle。这样就可以在这些delta-cycle中用顺序执行的编程语言来模拟硬件的并行性行为。这些可以在操作系统的进程/线程中找到诠释～

• 用 SystemC进行模型开发，表面上是在玩C++语法。但随着抽象层次不断地向下refine达到cycle-accurate，就需要对硬件的行为（尤 其是RTL级）有深刻的理解。所以RTL背景的人可以很容易开发出周期精确的模型，当他们把抽象层次继续向上就比较困难；而要让纯软件背景的人把抽象层次 不断向下，他们又对硬件的并发性理解不够深刻。

其实RTL代码也是一种模型，只不过其抽象层次是寄存器传输级而已，且能被工具自动转化成与或非门级网表。回想一下，荒蛮时代大家手绘电路图；vhdl和verilog出现后，大家就开始使用文明的语言描述电路；随着大家眼中的model越长越丰满，使用V系列硬件描述语言来给model化妆就有点力不从心了。所以就有好事者推出了SystemVerilog和SystemC这种S系列语言，虫子感觉只要综合工具给力，IC的整个前端设计、验证只使用一种语言描述，岂不快哉