Verilog专题（三十三）用两种形式的状态机（Mealy & Moore）实现补码(2‘s complementer)功能

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题目

    设计一个单输入单输出串行的补码状态机。输入（x）是一系列数字（每个时钟周期一个），从数字的最低有效位开始，而输出（Z）是输入的补码。状态机将接受任意长度的输入数字， 该电路需要异步复位， 转换在释放复位时开始，并在激活复位时停止。

 

Module Declaration

module top_module (
   input clk,
   input aresetn,    // Asynchronous active-low reset
   input x,
   output z );

 

我的设计（Mealy形式）

    

    补码的原理是原码取反然后加1，加了1之后还要考虑相关的进位。本设计主要是找到输入序列低位的补码进位，因为只要找到低位的进位，后面的高位直接取反就好了。假设前4个低位是1000，取反之后就变成了0111，然后再加1，就进一位变成4位1000，可以看出在进位之前输入和输出是一样的，进位之后输出是输入的取反。综上所述，Mealy状态机只需要两个状态即可，分为进位之前的状态和进位之后的状态，状态转移图和代码如下：

module top_module (    input clk,    input areset,    // Asynchronous active-low reset    input x,    output z );​    reg [1:0]   state;    reg [1:0]   nxt_state;​    localparam A = 0;    localparam B = 1;​    // State transition logic (combinational)    always @(*) begin        case (state)            A:begin                if(x)                    nxt_state = B;                else                    nxt_state = A;            end            B:begin                nxt_state = B;            end          default: begin            nxt_state = A;          end        endcase    end​    // State flip-flops (sequential)    always @(posedge clk or posedge areset) begin        if(areset)            state   <=  A;        else begin            state   <=  nxt_state;        end      end      //output logic    assign  z    =   state == A ? x:~x ;endmodule​

 

我的设计（Moore形式）

    

    补码的原理上文已经介绍了，设计原理基本与Mealy机一样。由于Mealy状态机的输出是与当前状态和输入有关，因此只需要两个状态区分进位前和进位后即可。但是Moore状态机的输出是只与当前状态有关，因此还需要新的状态来区分输入信号。输入信号是1bit的，所以有0和1两种情况；然后进位前和进位后是两种情况，2*2=4，因此需要4个状态来描述补码的情况，状态A/B分别表示的是进位前x=0/x=1；状态C/D分别表示的是进位后x=0/x=1。进位前，输出信号z与x保持一致；进位后，输出信号z与x相反，因此只有在状态B和状态C的时候，z才会输出1，否则输出0。由于状态的转化需要一个周期，所以Moore机的输出相比于Mealy机的输出慢一个周期。代码如下：

module top_module (    input clk,    input areset,    input x,    output z);         localparam A = 0, B = 1, C = 2, D = 3;    reg [1:0] state, next_state;    always@(*) begin        case(state)            A: begin                if(x) next_state = B;                else next_state = A;            end            B: begin                if(x) next_state = D;                else next_state = C;            end            C: begin                if(x) next_state = D;                else next_state = C;            end            D: begin                if(x) next_state = D;                else next_state = C;            end            default: begin                next_state = A;            end                    endcase    end    always@(posedge clk or posedge areset) begin        if(areset) state <= A;        else state <= next_state;        end        assign z = (state == B || state == C)? 1 : 0;         endmodule​

 

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