Verilog中阻塞赋值与非阻塞赋值

阻塞赋值与非阻塞赋值的不同

  阻塞赋值： =

  非阻塞赋值：<=

可以理解为：阻塞赋值有顺序，非阻塞赋值没有顺序，下面我们用实例来讲解：

 

阻塞赋值源码（截取）

解读：clk上升沿或者rst_n下降沿到来时候进入always语句

如果rst_n是0，那么block_out1和block_out2都赋值为0，否则：

同样，非阻塞赋值

二者只有符号的不同而已

下面我们开始解读这幅图：

在120ns之前，rst_n一直是低电平，所以指向赋0语句，看不出阻塞赋值和非阻塞赋值的差异。

从rst_n上升沿开始（即120ns处）解读：只有clk上升沿或者rst_n下降沿到来时候进入always语句，所以这时候决定输出值变化的只有clk的上升沿，

第一个上升沿：阻塞赋值按顺序执行，所以先执行完block_out1 = data_in;然后执行block_out2 = block_out1;也就是说二者的始终是相等的。

看no_block_out1 和 no_block_out2：注意这里这两句话是一块执行的。

所以，no_block_out1 = data_in = 1；no_block_out2 = 这一时刻，也就是120ns后的第一上升沿时候no_block_out1的值，当时它还没变成一（二者一起执行），所以是0。

第二个上升沿（也就是160ns前的一个格那里）：

一块执行后，二者变成高电平。

大家可以拿着这种方法去进行演示其他的。。。。。。