FPGA_分频

　　参照网上的教程，练习用Verilog写了个分频代码。代码和功能很简单，但新建工程的过程却遇到了点麻烦，输完代码后，“分析和综合”老实不成功，提示“Error:Top-level design entity “fenping” is underfined”,打开“Setting”->"General",看到 Top-level entity 标签后的顶层文件名也是对的，试了几次都提示相同错误。后来打开“...”按键，发现列表里有2个fenping，果断删掉一个，重新"分析和综合"，立马好了。  系统时钟10分频代码如下：

　　

module fenging(clk_in,f_out);

input clk_in;
output f_out;

reg f_out;
reg[2:0] cnt;

always@(posedge clk_in)
begin
if(cnt==3'b100)
begin
f_out = ~f_out;
cnt <= 3'b0;
end
else
begin
cnt <= cnt+3'b1;
end
end

 

endmodule

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