systemverilog 知识点总结

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DUV(待验证设计)和TB(Testbench：sv验证平台)采沿问题

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• 问题分析

  在TB运行中，采沿问题的核心是TB发出的激励与DUV看到的激励不是完全相同的，造成该现象的原因是IF(interface：接口)内部的输入输出延时。

                                        问题示意图                                                                       信号时序图( 输入延时#1，输出延时#0)          

从波形图中可以可以得到如下结论：

DUV的原始输出是grant，而IF和TB看到的是经过输入延时后的grant’。

TB的原始输出是request，而DUV看到的是经过输出延时后的request’。

通俗的来说，IF发出的所有变化，DUV要在经过输出延时后才能看到；而DUV发出的所有变化，IF和TB要在经过输入延时后才能看到；这样结合DUV、IF和TB中各自不同的采集方式就可能会产生一个时钟周期的采集差异。

在IF中，默认输入延时为#1，输出延时为#0；如果需要修改，可以参考如下方式在clocking block中修改：

clocking cb@(posedge clk)
  default input #1 output #1;
   
  input  ...
  output ...
endclocking

另外要注意，IF发出的信号TB内部是可以无延时的看到，举例来说：IF在10ns发出了A信号的一个上升沿变化，那么TB内部采集A信号的上升沿就是在10ns时刻，而DUV看到的则是在11ns才发生上升沿变化(假定输出延时是1ns)，由此在比较判定处理时需要进行针对调整以保证结果的正确性。