RISC-V E300 SOC架构介绍——1.总体介绍

0.基于RISC-V SOC平台的总体介绍：

E300平台是SiFive公司Freedom Everywhere系列的第一个可定制的RISC-V SoC。

E300 SoC包括一个SiFive系列 RISC-V Coreplex核，并且集成了指令和数据存储器，一个系统中断控制器(PLIC)，片上debug单元，及一个可扩展选择的外设。

系统可以扩展用户特定的指令集扩展，可定制协处理器，可定制加速器，可定制I/O接口，及可定制常开模块。

1.E300系统级框图：

2.组成部分

1 可配置的E31 RISC-V Coreplex
	Ø 高性能32bit执行流水线，并且每个时钟周期一条指令
	Ø 支持多种可配置的选择：（除了以下）
		· 指令cache线长32byte
		· 不支持 cache
	Ø 两个TileLink：均支持通过32位数据通路进行32字节突发访问。
		· 主机端口：连接自定义加速器等；
		· 从机端口：驱动系统bus
2 自定义加速器
	Ø 提供针对特定计算处理硬件
	Ø 定制的加速器可以直接获取片上存储器和外设，并且可以产生和接收来自PLIC的中断
3 片上存储
	Ø 包括ROM、OTP、eFLASH、NVM/EEPROM、SRAM
4 Quad-SPI Flash控制器
	Ø 专用QSPI,支持内存映射的突触读接口，来支持处理器指令或者数据cache
	Ø 不支持内存突发写传输
	Ø 外部SPI Flash具有可以映射I/O空间的控制寄存器，可以被软件写入控制
5 外设
	Ø 计数器、timer、看门狗、PWM、GPIO、UART、I2C、SPI、ADC、DAC、SD/eMMC、USB、OTG、Ethernet
	Ø DMA engine充当在数据存储器和I/O之间传输。
6 Platform-Level Interrupt Controller(PLIC)
	Ø 大量输入和可编程优先级，增加N扩展可以支持嵌套中断处理实现快速中断响应
7 Always-on Block （AON）和电源管理
	Ø 电源管理减少睡眠模式下的leakage电流
	Ø AON支持从低功耗睡眠下从内部的RTC中断或者外部的I/O激励，或者自定义环形功能
8 Debug测试
	Ø E300系统包括系统级的debug，包括通过JTAG接口硬件断点、观察点、单步执行
	Ø 支持一套debug开源工具
	Ø 系统中的各个部分都可以被debug端口控制，如处理器、加速器、内存、外设和中断控制器
9 软件工具
	Ø 全套开源RISC-V的软件工具链，包括C,C++，浮点支持，标志库等