超快速进位加法器设计

 

整体原理图如图所示

 

考虑到进位链过长反而容易产生不稳定时序。延迟也比较大，本次采用4级网络设计，进位链的结构只有4级。

如图所示，A B为加法器的输入信号，S为加法器的输出信号，其中S[16]是加法器进位输出。

 

其中PG4模块为进位传播信号P和进位产生信号G的产生模块。和每一级的进位无关。

Chain模块为曼彻斯特进位链进位信号产生模块，其输入为上文所提到的P和G信号，输出为该级别的进位输出信号。

 

MUX4模块为选择加法结果功能模块，其输入为上文所提到的P和G信号，以及由曼彻斯特进位链产生的进位信号，其输出为该级别所对应的加法结果输出信号。

 

 

如下为PG模块组成电路。由四个相同的PG模块构成。

PGN为最核心的设计，这个相对比较复杂，本文的重点是如何分级别来进行延迟和稳定性的折中。

获得的性能主要如下，包括三部分最大延迟，平均功耗，以及功耗延迟积。

输入类型	参数	FF（-25）	TT(27)	SS(85)
VECTOR A	Delay	234.2	307.2	324.1
78.56	Power	680.4	599.7	605.3
	PDP	159.3	184.2	196.2
VECTOR B	Delay	252.6	339.6	350.2
80.43	Power	680.4	599.7	605.3
	PDP	171.8	203.6	212.0
VECTOR C	delay	270.8	352.4	378.6
83.85	Power	680.4	599.7	605.3
	PDP	184.3	211.3	229.2

 

如下图所示，在不同的输入组合下，获得最大延迟如下所示， 仅仅有303p。

而SUM的最大延迟仅有86.4p,最大的延迟在CARRY位。

 

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