[XSIM 43-3225] Cannot find design unit xil_defaultlib.multi_j_tb in library work located at xsim.dir

最近在写verilog，发现CSDN上很多人都会把自己的学习心得和调试过程上传。我也就效法一下。

在对IP核进行时序的过程中，出现了如题的错误。

并且有一条warning如下

[IP_Flow 19-1687] The current project language is set to Verilog. However IP 'mult' does not support 'Verilog Simulation' output products, delivering 'VHDL Simulation' output products instead.

按照网络上的搜到的方法，将testbench的Library从default改成了work。

但是[IP_Flow 19-1687]仍然在且增加了

[filemgmt 56-99] Vivado Synthesis ignores library specification for Verilog or SystemVerilog files. ["D:/vivado/xiefangcha/MUSIC.srcs/sources_1/new/multi_jacobi.v":]

该方法不是出现这个问题的原因

具体的解决方案

表面上， 'elaborate' step failed with error(s).似乎不是语法错误。

仔细翻看TCL Console 却发现，在complie中ERROR，ERROR: [VRFC 10-1040] module multi_j_tb ignored due to previous errors 

testbench编译被忽略了呀！！所以改正语法错误才是关键！！