ERROR: [VRFC 10-1247] port connections cannot be mixed ordered and named

对于verilog十分不熟悉的我每写一段代码都要Debug很久。

在例化一个模块的时候,由于涉及到的输入输出太多,complie出现了上述错误。

问题的解决方案

。。。可能是因为某个位置多打了一个逗号。。。

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