时钟控制模块ALTCLKCTRL

时钟控制块:每片有20个,驱动GCLKs,位于器件的每一边上,靠近时钟输入管脚,两个作用:动态GCLK时钟源选择、GCLK网络power-down(两种方法:静态(由quartusII产生的配置文件来设置配置bits,这会自动关闭不用的GCLKs),动态(使用内部逻辑来控制时钟使能或不使能)),可以用quartusII的ALTCLKCTRL megafunction设置GCLK多路复用器的时钟源和时钟使能信号。每个PLL产生5个时钟输出,其中两个可以通过时钟控制块驱动GCLK。

原文更详细:http://blog.csdn.net/siyingruoshui/article/details/6992047

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