基于FPGA的TDC设计

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前言

本文档是基于FPGA的TDC设计说明文档，详细描述关于TDC计时模块的FPGA设计的原理。

一、TDC的基本概念

时间数字转换技术（TDC）是建立在R.Nutt在1968年提出的延迟线结构基础之上，利用信号通过逻辑门电路的绝对传输时间提出的一种时间测量方法，早期用同轴线来实现延迟线，随着集成电路的发展，这种结构的计时器被移植到IC上，得到迅速推广，其测量原理如图2-1所示。

图2-1 TDC测量原理—经典NUTT延迟线基本结构
整条延迟线（Delay Line)由一组延迟单元组成，每个延迟单元配合一个触发器，触发器的时钟由时间脉冲的结束下降沿提供，当时钟脉冲结束后，触发器可以记录延迟多少个时间单位，也就是stop信号相对于start信号落后的时间，从而实现将时间转化为数字的测量。这种测量方法的精度取决于延迟单元1 的延迟时间。

二、基于FPGA的TDC实现原理

基于FPGA的TDC技术相比于常规的TDC技术，优势在于对于计时数据的获取与处理方式更加灵活，在多重回波、异常点的处理上有了更多的选择余地，基于FPGA的TDC技术实现原理如下图：




如图中所示，基于FPGA的TDC模块使用多级LE中的CARRY-CHAIN进行级联形成多级累加器结构，使用综合语句及布板工具使其形成逐位进位加法器，从图中可以看到链状结构就对应TDC进位链，也就是上文中提到的NUTT延迟线，链单元间的延迟即延迟线中的延迟单元。在TDC模块工作过程中，首先使用驱动单元产生start信号，在雷达产品中，该start信号通常采用全局时钟信号生成，与LD/APD驱动信号有明确的整倍数的时钟周期关系且同相位，该start信号驱动LD发光产生激光脉冲，激光脉冲打在被射物表面后返回回波信号，回波信号经过一系列的光电转换、降噪处理、放大处理后生成与FPGA接口电平所匹配的stop信号进入FPGA中的TDC模块，此时的stop信号已为数字脉冲信号，时序关系如下图：

如上图所示，计时结果（即被测物相对于雷达的距离/时间）为stop信号上升沿相对于start信号上升沿的时间偏差。TDC计时结果包括2个部分的计时数据：小数周期计时与整数周期计时。其中，小数周期计时由进位链结果产生，整数周期计时由计数器结果产生，二者的差值即为计时结果。

总结

1. 基于FPGA的10路TDC的验证：
   

2. 双沿的离散度验证：‘
   
   

3. 计时值随距离的变化：