PCI Express学习篇---Power Management(三)

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此篇介绍L1 Substate低功耗状态。下一篇介绍L2低功耗状态。

L1 PM Substate分为:L1.0, L1.1, L1.2

L1.0 对应于传统的L1链路状态,前一篇已经介绍过;

L1.1 比L1.0省电,保持tx common mode电压,关闭Electrical idle exit detect电路,关闭参考时钟和PLL;

L1.2 比L1.1省电,关闭tx common mode电压,关闭Electrical idle exit detect电路,关闭参考时钟和PLL,可以选择关闭Main Power; 

以下介绍一下最关键的CLKREQ#


CLKREQ#是一个open-drain管脚,用于关闭参考时钟

PCI Express学习篇---Power Management(三)_第1张图片

举一个Single DSP连接Single USP的例子,每个Port内只有个PLL。

在这个例子中Component A只有一个CLKREQ#. USP的CLKREQ#和DSP的CLKREQ#直接互联。

Spec中"assert CLKREQ#"表示CLKREQ#为有效、低电平,"de-assert CLKREQ#"表示无效、高电平(注:#后缀表示低有效)

CLKREQ#---是open-drain,默认状态下是输出低电平“assert”,给CLKGEN表示需要提供参考时钟。当进入L1.1或L1.2时,为输入高电平(因为外部有上拉电阻)“de-assert”,给CLKGEN表示需要关闭参考时钟。

PCI Express学习篇---Power Management(三)_第2张图片

再举一个复杂点的例子,一个DSP连接多个USP,DSP内部common shared PLL.

CLKREQA# 想要关闭参考时钟,必须是DSP的两个Port都在L1.1或L1.2,且A内部的PLL不需要时钟。

以下介绍进入/退出L1.1或L1.2的过程


当Link state进入L1.0后,USP发起进入L1.1或L1.2的操作,会tri-state CLKREQ#,open-drain将变为输入,必须等到DSP的open-drain也变为输入,才能使CLKREQ#变为高电平,此时CLKREQ# “de-assert”,这个过程是表示双方都同意了进入L1子状态。

1) 通过PCI-PM方式进入L1.0,PCI-PM L1.2 Enable bit有效,检测到CLKREQ#“de-assert"就会进入L1.2;

2) 通过PCI-PM方式进入L1.0,PCI-PM L1.1 Enable bit有效且PCI-PM L1.2 Enable bit无效,检测到CLKREQ#“de-assert"就会进入L1.1;

1) 通过ASPM方式进入L1.0,  ASPM L1.2 Enable bit有效且满足一些条件(见Spec5.5.1),检测到CLKREQ#“de-assert"就会进入L1.2;

2) 通过PCI-PM方式进入L1.0,ASPM L1.1 Enable bit有效且不满足进入ASPM L1.2的条件,检测到CLKREQ#“de-assert"就会进入L1.1;

USP和DSP都可以发起L1.1/L1.2的退出,退出的时候需要保持CLKREQ# assert到LTSSM进入到Recovery,并且一直保持直到再次进入L1子状态。

下图是USP发起退出L1.1:

PCI Express学习篇---Power Management(三)_第3张图片

下图是DSP发起退出L1.1:

PCI Express学习篇---Power Management(三)_第4张图片

下图是USP发起退出L1.2(内含进入过程):

PCI Express学习篇---Power Management(三)_第5张图片

下图是DSP发起退出L1.2(内含进入过程):

PCI Express学习篇---Power Management(三)_第6张图片

L1.2 Timing Parameter:

PCI Express学习篇---Power Management(三)_第7张图片

 

 

 

 

 

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