笔记：路科V0第4节——SV及UVM概述

SystemVerilog是IEEE 1364-2005 Verilog标准的扩展。此扩展既包含了用来实现可综合设计的设计语言特性，也包含了用来对大型设计做验证的验证语言特性。

硬件描述验证语言（HDVL，Hardware Description and VerificationLanguage) 。接口(interface)，面向对象特性(class & package)，约束随机(constrained random，线程控制和通信(process control and communication)，功能覆盖率(function coverage)，外部语言编程接口(Direct Programming Interface），断言(assertion)

SV完成了底层验证语言的相统一，而上层高级验证方法学的统一则由UVM（Universal Verification Methodology）完成。

不大懂。

UVM中的Universal(通用）的含义代表的是该方法学可以适用于大多数的验证项目，而它自身提供的基础类库和验证结构可以让具有不同软件编程经验的验证工程师能够快速构建起一个结构可靠的验证框架。