紫荆鱼

华中科技大学计算机组成原理-单总线CPU设计（全部通关）

单总线CPU设计

前言
第1关 MIPS指令译码器设计
第2关单总线CPU微程序入口查找逻辑
第3关单总线CPU微程序条件判别测试逻辑
第4关单总线CPU微程序控制器设计
第5关采用微程序的单总线CPU设计
第6关现代时序硬布线控制器状态机设计
第7关现代时序硬布线控制器设计
实验报告（部分截图）
- 下载和查看链接
*获取实验电路和测试代码
- - 方式一：

前言

本实训项目帮助学生理解变长指令周期三级时序系统的设计，能利用该时序构造硬布线控制器，支持5条典型MIPS指令在单总线CPU上运行，最终CPU能运行内存冒泡排序。

第1关 MIPS指令译码器设计

利用比较器等功能模块将32位MIPS 指令字译码生成LW、SW、BEQ、SLT、ADDI、OtherInstr信号

第2关单总线CPU微程序入口查找逻辑

指令译码信号生成5位的微程序入口地址

第3关单总线CPU微程序条件判别测试逻辑

根据微指令字中的判别测试字段和条件反馈信息生成后续地址的多路选择信号，要求实现对应组合逻辑

第4关单总线CPU微程序控制器设计

将微程序入口查找逻辑,判别测试逻辑，控制存储器等部件进行适当连接，实现微程序控制器的主要数据通路，设计微程序并加载到控制存储器中。

第5关采用微程序的单总线CPU设计

在实现指令译码、现代时序状态机模块后，最终实现硬布线控制器的集成，在下图中完成硬布线控制器框架连接，注意硬布线控制器组合逻辑不需要实现直接采用微程序控制器的控制存储器代替即可

第6关现代时序硬布线控制器状态机设计

利用数字逻辑电路相关知识设计现代时序硬布线核心部件状态机模块

第7关现代时序硬布线控制器设计

在实现指令译码、现代时序状态机模块后，最终实现硬布线控制器的集成，在下图中完成硬布线控制器框架连接，注意硬布线控制器组合逻辑不需要实现直接采用微程序控制器的控制存储器代替即可

实验报告（部分截图）

下载和查看链接

1.电子实验报告

*获取实验电路和测试代码

方式一：

下载单线CPU实验包：MipsOnBusCpu.circ(全部通关)
CSDN下载

下载传送门：MipsOnBusCpu.circ(全部通关)

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