SVA介绍-----断言基础

什么是断言？

断言是设计的属性的描述：

• 如果在一个模拟中被检查的属性(property)不像我们期望的那样表现，那么这个断言失败；
• 如果一个被禁止在设计中出现的属性在仿真过程中发生，那么这个断言失败。

为什么使用SVA？

• verilog是一种过程语言，不能很好地描述时序；
• verilog是一种冗长的语言，随着断言数量的增加，断言的维护变得很困难；
• 语言的过程性这一本质使得测试同一时间内变得相当困难；
• verilog语言没有提供内迁的机制来提供功能覆盖的数据，用户必须自己实现这部分代码。
• 相比verilog，sva是一种描述性语言，可以完美的描述时序相关的状况，语言的描述性本质提供了对时间卓越的控制，且语言容易维护，并且提供了内嵌函数，和构造函数自动收集功能覆盖率。

system verilog的调度

断言的评估和执行包括以下三个阶段：

• 预备：在这个阶段，采样断言变量，并且信号的值必须保持为稳定；
• 观察：对所有的属性表达式求值；
• 响应：调度评估属性成功或失败的代码；

SVA术语

1. 并发断言

• 基于时钟周期；
• 在时钟边缘更具调用的变量的采样值计算测试表达式；
• 变量的采样在预备阶段完成，表达式的计算在调度器的观察阶段完成；
• 可以将断言放到过程块，模块，接口或者一个程序中；
• 可以在静态和动态验证工具中使用；

a_cc:  assert property( @(posedge clk) not (a&b) );

2. 即时断言

• 基于模拟时间的语义；
• 测试表达式的求值就像在过程块中的其他verilog的表达式一样，与时序不相关，而且立即被求值；
• 必须放在过程快的定义中；
• 只能用于动态模拟；

always begin
	assert property(a&b);
end

建立SVA块

在任何设计中，功能总是由多个逻辑事件的组合来表示的，这些事件可以是简单的同一个时钟边缘被求值的布尔表达式，或者式经过几个时钟周期求值的时间。sva使用‘sequence’序列来表示这些事件，其基本语法为：

// sequence 语法
sequence name_of_sequence;
	<test expression>;
endsequence

许多序列可以逻辑/时序的组合来生成更复杂的序列，sva提供提供一个关键字’property’来表示这些复杂的有序行为，属性(property)的基本语法是：

// property 语法
property name_of_property;
	<test expression>; or
	<complex sequence expression>
endproperty

属性是在模拟过程中被验证的单元，它必须在模拟过程中被断言来发挥作用，sva使用关键字‘assert’来检查属性，断言的基本语法是:

// assert 语法
assertionnam： assert property(property name);

建立SVA检验器的基本步骤为：

Created with Raphaël 2.2.0 步骤1：建立boor表达式 步骤2：建立序列表达式 步骤3：建立属性 步骤4：断言属性