UVM

core-v-verif系列之cv32e40p UVM环境介绍＜16＞

UVM环境介绍HEADcommitID：1f968ef1.tb/core/dp_ram.sv//DVTLINTERwaiversarefinebecausethisisnotaUVMcomponent.

CDerL·2025-04-11 17:39

core-v-verif系列之cv32e40p UVM环境介绍＜14＞

UVM环境介绍HEADcommitID：1f968ef1.tb/core/tb_riscv/riscv_random_interrupt_generator.sv////////Author:FrancescoMinervini-minervif

CDerL·2025-04-10 12:08

core-v-verif系列之cv32e40p UVM环境介绍＜11＞

UVM环境介绍HEADcommitID：1f968ef1.regress/cv32e40p_full_covg_no_pulp.yaml#YAMLfiletospecifyaregressiontestlist

CDerL·2025-04-09 15:47

#C8# UVM中的factory机制 #S8.1.1# 多态的实现方式（三）

记得曾经看到过这样一句话：实现多态，有二种方式，覆盖，重载。今天，再琢磨这句话，不禁想起来什么，随便写写吧。在面向对象编程（OOP）中，多态（Polymorphism）的实现方式，有哪些呢？1.多态的分类多态通常分为两类：编译时多态（静态多态）：在编译阶段确定具体调用的方法，例如方法重载（Overload）。运行时多态（动态多态）：在程序运行期间动态绑定具体调用的方法，例如方法覆盖（Overrid

那么菜·2025-04-06 21:17

uvm configuration

UVMConfiguration机制详解UVM的配置机制（ConfigurationMechanism）是验证环境中实现参数传递和动态配置的核心方法，通过uvm_config_db类实现跨组件的数据共享和灵活配置

weifexie·2025-03-29 05:08

uvm factory

UVMFactory是验证环境中实现动态对象和组件创建的核心机制，它通过类型注册和覆盖（Override）机制，允许在不修改原有代码的情况下替换组件或事务类型，从而提升验证环境的灵活性和可重用性。以下是Factory机制的详细解析：Factory的核心概念核心作用：动态对象创建：通过类型名称（字符串）或代理类（ProxyClass）创建对象。类型覆盖：在运行时替换默认组件或事务类型（例如将普通Dr

weifexie·2025-03-29 05:07

#C8# UVM中的factory机制 #S8.2.3# 重载sequence哪些情形

在UVM中，重载（Override）Sequence是一种动态替换激励生成逻辑的关键技术，常用于灵活配置测试场景。

那么菜·2025-03-28 00:38

#C8# UVM中的factory机制 #S8.5# 对factory机制的重载进一步思考

前面的重载，我们已经谈了很多，为什么还需要进一步聊聊呢。作为码农，我们喜欢拿来多种相近语言，进行对比理解，相信这是一种加深对问题理解的方式。一C++重载在C++中，重载和多态的英文术语分别是：重载→Overloading；多态→Polymorphism重载的定义：在同一作用域内定义多个同名函数或操作符，但参数列表（类型、数量或顺序）不同。多态定义：通过继承和虚函数实现，允许不同子类对象对同一方法表

那么菜·2025-03-27 23:03

#C8# UVM中的factory机制 #S8.2.1# factory 机制重载法则

factory机制最伟大的地方在于其具有重载功能。重载并不是factory机制的发明，前面已经介绍过的所有面向对象的语言都支持函数/任务重载，另外，SystemVerilog还额外支持对约束的重载。只是factory机制的重载与这些重载都不一样。一问题引出以8.1.1节的代码清单8-1和代码清单8-2为例，定义好bird与parrot，并在测试用例中调用print_hungry函数。只是与8.1.

那么菜·2025-03-25 08:11

nvidia_uvm 被占用，nvidia-smi 卡死

系统可以识别到多块NVIDIAGPU，且驱动模块已加载，但nvidia_uvm被占用，nvidia-smi卡死，通常是由于以下原因导致：可能原因GPU资源被占用某些进程正在使用NVIDIA驱动，导致模块无法卸载

guganly·2025-03-19 15:08

【UVM基础】m_sequencer 和 p_sequencer 概念与区别（面试常问）

3、uvm_declare_p_sequencer宏做了哪几件事？

MoorePlus·2025-03-17 23:31

【数字IC验证】博客内容全览

【导读】：数字IC验证百宝箱涵盖博主在实际工作中常用的技能与工具，包括但不限于SV、UVM、Formal、脚本(perl/python/shell)及EDA工具快速上手使用等。

MoorePlus·2025-03-16 02:32

uvm＿info打印信息（整数/浮点数/字符串/数组/多个信号），快速更改冗余度及重载严重度

一.打印信息1.打印整数:%d`uvm_info("MY_COMPONENT",$sformatf("my_signalvalue:%0d",my_signal),UVM_LOW)2.打印浮点数:%f或

星海河空·2025-03-04 14:32

验证环境中为什么要用virtual interface

在UVM（UniversalVerificationMethodology）中使用virtualinterface的主要目的是解决SystemVerilog接口（interface）的静态特性与UVM验证环境的动态特性之间的不匹配问题

m0_71354184·2025-02-28 07:56

UVM的基本教程

文章目录一、基本介绍二、在实践中学习1.接口interface2.待测设计DUT3.传输数据包transaction4.序列sequence5.序列器sequencer6.驱动器driver7.监视器monitor8.代理agent9.记分板scoreboard10.仿真环境env11.测试用例test12.顶层top13.参考模型referencemode和直接编程接口（DPI）14.简单的ma

如筏喻者·2025-02-18 23:11

3.10 学习UVM中的uvm_test类分为几步？

Transaction）5.2序列类（Sequence）5.3驱动类（Driver）5.4环境类（Env）5.5测试类（Test）5.6顶层模块（TopModule）6.代码说明7.总结前言以下是关于UVM

啄缘之间·2025-02-15 00:54

3.2.2 具体的案例展示uvm_object在实际验证中的应用？

文章目录前言一、案例一：使用uvm_object_utils()简化对象类设计1.1示例代码二、案例二：基于《UVM实战》的验证平台2.1示例代码三、案例三：以太网验证平台3.1示例代码四、案例四：验证一个简单的总线接口

啄缘之间·2025-02-15 00:53

1.4 学习序列（Sequence）分为几步？

文章目录前言一、什么是UVM中的Sequence？二、如何理解Sequence？三、如何使用Sequence？

啄缘之间·2025-02-08 00:44

1.5 学习环境（Environment）分为几步？

文章目录前言一、什么是UVM中的环境（Environment）？二、如何理解UVM中的环境（Environment）？三、如何使用UVM中的环境（Environment）？

啄缘之间·2025-02-08 00:44

UVM TLM之analysis_port的write函数

analysis端口analysis_port/analysis_export(analysis_imp)没有阻塞和非阻塞概念在analysis_imp所在的模块必须定义一个write函数；write函数收到的数据放到run_phase中处理需要存放到队列中并借助一个event；(example)具体过程:analysis_port的write函数会依次获取与其相连的analysis_imp,并调

斐非韭·2024-08-30 20:30

白皮书《UVM实战》2.5.2代码详细注释（包括知识点对应页码）

SV`defineMY_DRIVER__SVclassmy_driverextendsuvm_driver#(my_transaction);virtualmy_ifvif;//声明虚接口vif//使用uvm_component_utils

元气少女大斩FPGA·2024-08-24 22:36

DVT学习与使用

补充1.打开某些隐藏窗口或图标：1.DVT基本概念和示例引入1.1双击uvm_1.2_ubus，选择一个路径，点finish，dvt会自动将ubus这个例子的文件拷贝在你创建的路径下，并且自动帮助你构建项目

Dale_e·2024-02-08 15:46

UVM实验4

1.实验目的将generator，driver与test的关系最终移植为sequence，sequencer，driver和test的关系，聚焦于sequence和sequencer的使用。2.实验过程2.1driver与sequencer的改建1.验证结构框图2.实际代码以chnl_pkg为例：classchnl_driverextendsuvm_driver#(chnl_trans);//dr

Dale_e·2024-02-08 15:16

UVM实验3

1.实验目的1.在之前的monitor到checker的通信，以及checker与referencemodel之间的通信，都是通过mailbox以及在上层进行其句柄的传递实现的。我们在接下来的实验要求中，需要大家使用TLM端口进行通信，做逐步的通信元素和方法的替换2.涉及到通信的有各个agent里的monitor和mcdf_checker的mailbox的通信；以及mcdf_fefmod和mcdf

Dale_e·2024-02-08 15:15

UVM实验2

1.代码讲解1.1问题1：为什么要用$cast()，以及为什么要用void’()taskdo_drive();chnl_transreq,rsp;@(posedgeintf.rstn);foreverbeginthis.req_mb.get(req);this.chnl_write(req);void'($cast(rsp,req.clone()));//req.clone调用的核心基类的方法，永

Dale_e·2024-02-08 15:45

UVM功能覆盖率(二) —— 基本语法介绍

文章目录前言一、覆盖组covergroup二、覆盖点coverpoints2.1iff关键字2.2default关键字2.3bins关键字2.3.1带参数的bins2.4with关键字2.5wildcard关键字2.6ignore_bins关键字2.7illegal_bins关键字2.8一些异常情况的举例分析三、交叉覆盖率cross3.1cross关键字3.2binsof和intersect关键字

hh199203·2024-02-06 09:23

UVM中打印格式及其控制方法

文章目录前言一、UVM中提供的打印宏二、UVM打印宏打印参数三、命令行控制打印信息总结前言在基于UVM的验证环境中写代码的时候，经常需要打印一些参数进行调试。

hh199203·2024-02-06 09:23

【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-Verilog-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-

硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3

程序员负总裁·2024-01-31 10:05

UVM实战笔记（七）

第七章.UVM中的寄存器模型7.1寄存器模型简介7.1.1带寄存器配置总线的DUT本章节使用的DUT带寄存器配置，代码如下：moduledut(clk,rst_n,bus_cmd_valid,bus_op

搬砖小张·2024-01-29 03:27

关于uvm_reg_predictor #() predictor

1、ExplicitRegisterPredictor`uvm_reg_predictor`类定义了一个预测器组件，用于基于在物理总线上显式观察到的事务来更新寄存器模型的镜像值。

禅空心已寂·2024-01-29 03:26

【UVM源码】sequence机制使用方法和源代码解析

sequence的body方法开发：(2)sequence启动方式：(3)virtualsequencer二、sequence机制源代码解析Sequences类继承关系sequence相关类的源码文件介绍uvm_sequence_item.svh

飓风_数字IC验证·2024-01-22 12:01

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。

谷公子的藏经阁·2024-01-18 04:03

你真的了解UVM sequence的运行机制吗

1.前言UVM在sequence里提供了很多的callback方法给用户，从而更灵活地完成各种复杂场景的交互和控制执行顺序。

谷公子的藏经阁·2024-01-18 04:02

UVM自学笔记：项目之五——完善agent（driver、monitor、sequencr）

目录1.driver的编写2.monitor代码编写：3.slave_module的完善4.跑一下testcase1.driver的编写我们将driver的所有信号都完善，并且在reset_phase执行reset_do()命令，对所有信号进行上电复位的初始化。完善好的driver代码如下：2.monitor代码编写：在编写monitor的时候，采用了和编写driver不同的方式，这种方式实现起来

IC_SH·2024-01-17 06:37

UVM自学笔记：项目之四（重难点）——具有AHB二级流水特性的高适用性driver的编写（考虑到hready为低情况）

目录1.driver写功能编写，为了验证driver的功能我们同时需要完善sequence、sequence_item、env、testcase以及模拟DUT行为的Slave_module1.1interface的编写：1.2driver写功能编写：1.2.1初始main_phase代码：1.2.2满足AHB二级流水要求的main_phase代码：1.2.3.do_drive任务代码：1.2.4.

IC_SH·2024-01-17 06:36

UVM项目之二：验证计划的编写

AHB_SRAMC验证计划1.文档信息1.1版本版本日期描述作者V1.02021/8/14从sramc_top层直接验证ZhangshuhuaiV2.02021/8/24内部模块ahb_slave_if的验证Zhangshuhuai1.2参考文档名称日期作者基于AHB总线的SRAM控制器设计的需求分析.doc未知未知基于AHB总线的SRAM控制器架构设计.doc未知未知基于AHB总线的SRAM控制

IC_SH·2024-01-17 06:06

UVM项目自学笔记之一：阅读design specification

目录一、IC验证流程二、designspecification一、IC验证流程在此次UVM项目中，笔者将使用UVM的平台架构和编码风格实现AHB—SRAMC的验证工作。

IC_SH·2024-01-17 06:06

关于uvm_subscriber

目录summary：Ports：analysis_exportMethods：newwritesummary：Thisclassprovidesananalysisexportforreceivingtransactionsfromaconnectedanalysisexport.Makingsuchaconnection“subscribes”thiscomponenttoanytransact

禅空心已寂·2024-01-15 03:29

uvm_component---super.xxx_phase

对于build_phase来说，uvm_component对其做的最重要的事情就是自动获取通过config_db：：set设置的参数。

li_li_li_1202·2024-01-02 16:32

29 UVM Command Line Processor (CLP)

类似地，UVM提供了一个接口来提供命令行参数，从而提供了灵活性，在“uvm_cmdline_processor”类的帮助下可以避免重新编译testbench。它允许使用不同的配置运行测试。u

小邦是名小ICer·2024-01-01 22:58

30 UVM Adder Testbench Example

1AdderDesign加法器设计在时钟的上升沿产生两个变量的加法。复位信号用于clearout信号。注：加法器可以很容易地用组合逻辑开发。引入时钟和重置，使其具有测试台代码中时钟和重置的样子/风格。moduleadder(inputclk,reset,input[7:0]in1,in2,outputreg[8:0]out);always@(posedgeclkorposedgereset)beg

小邦是名小ICer·2024-01-01 22:58

28 Singleton Object in UVM

在UVM中，uvm_root类只有一个实例。因此，它被称为单例类/singletonobject。

小邦是名小ICer·2024-01-01 22:27

27 UVM queue

uvm_queue类构建一个动态队列，该队列将按需分配并通过引用传递。

小邦是名小ICer·2024-01-01 22:57

UVM高级应用

说明：这部分内容比较零散，且很多不好理解，所以这里只能选择性介绍一些内容。使用interface代替driver部分功能方法：在interface中可以定义任务与函数，也可以使用always语句和initial语句，也可以实例化其他interface。可用其做一些低层次的转换，如8b10b转换、曼彻斯特编码等。这些转换动作是与transaction完全无关的。好处：让driver从底层繁杂的数据处

夕文x·2023-12-31 20:01

UVM中factory机制的本质

factory机制的本质是什么？factory机制本质是对SystemVerilog中new函数的重载，其带来了如下好处：提供新的创建实例的方法：根据类名创建这个类的一个实例。应用：根据run_test的参数AAA创建了一个AAA的实例提供重载过程控制函数，使得重载更加灵活，代码复用性更方便。应用：通过重载transaction、sequence或component，复用原有代码，快速创建新测试用

夕文x·2023-12-31 20:31

UVM中代码的callback机制

对callback机制的理解：类似程序中中断异常处理的概念，而callback就相当于在程序某个位置插入了中断点，当UVM执行过程遇到callback调用时，就会调用使用者自定义实现的callback函数