UVM

UVM TLM之analysis_port的write函数

analysis端口analysis_port/analysis_export(analysis_imp)没有阻塞和非阻塞概念在analysis_imp所在的模块必须定义一个write函数；write函数收到的数据放到run_phase中处理需要存放到队列中并借助一个event；(example)具体过程:analysis_port的write函数会依次获取与其相连的analysis_imp,并调
斐非韭·2024-08-30 20:30

白皮书《UVM实战》2.5.2代码详细注释（包括知识点对应页码）

SV`defineMY_DRIVER__SVclassmy_driverextendsuvm_driver#(my_transaction);virtualmy_ifvif;//声明虚接口vif//使用uvm_component_utils
元气少女大斩FPGA·2024-08-24 22:36

DVT学习与使用

补充1.打开某些隐藏窗口或图标：1.DVT基本概念和示例引入1.1双击uvm_1.2_ubus，选择一个路径，点finish，dvt会自动将ubus这个例子的文件拷贝在你创建的路径下，并且自动帮助你构建项目
Dale_e·2024-02-08 15:46

UVM实验4

1.实验目的将generator，driver与test的关系最终移植为sequence，sequencer，driver和test的关系，聚焦于sequence和sequencer的使用。2.实验过程2.1driver与sequencer的改建1.验证结构框图2.实际代码以chnl_pkg为例：classchnl_driverextendsuvm_driver#(chnl_trans);//dr
Dale_e·2024-02-08 15:16

UVM实验3

1.实验目的1.在之前的monitor到checker的通信，以及checker与referencemodel之间的通信，都是通过mailbox以及在上层进行其句柄的传递实现的。我们在接下来的实验要求中，需要大家使用TLM端口进行通信，做逐步的通信元素和方法的替换2.涉及到通信的有各个agent里的monitor和mcdf_checker的mailbox的通信；以及mcdf_fefmod和mcdf
Dale_e·2024-02-08 15:15

UVM实验2

1.代码讲解1.1问题1：为什么要用$cast()，以及为什么要用void’()taskdo_drive();chnl_transreq,rsp;@(posedgeintf.rstn);foreverbeginthis.req_mb.get(req);this.chnl_write(req);void'($cast(rsp,req.clone()));//req.clone调用的核心基类的方法，永
Dale_e·2024-02-08 15:45

UVM功能覆盖率(二) —— 基本语法介绍

文章目录前言一、覆盖组covergroup二、覆盖点coverpoints2.1iff关键字2.2default关键字2.3bins关键字2.3.1带参数的bins2.4with关键字2.5wildcard关键字2.6ignore_bins关键字2.7illegal_bins关键字2.8一些异常情况的举例分析三、交叉覆盖率cross3.1cross关键字3.2binsof和intersect关键字
hh199203·2024-02-06 09:23

UVM中打印格式及其控制方法

文章目录前言一、UVM中提供的打印宏二、UVM打印宏打印参数三、命令行控制打印信息总结前言在基于UVM的验证环境中写代码的时候，经常需要打印一些参数进行调试。
hh199203·2024-02-06 09:23

【数字IC精品文章收录】近500篇文章-学习路线-基础知识-接口-总线-脚本语言-芯片求职-安全-EDA-工具-低功耗设计-Verilog-低功耗-STA-设计-验证-FPGA-架构-AMBA-书籍-

硬件描述语言(Verilog)3.3linux操作系统3.4C语言3.5微机原理3.6汇编语言3.7计算机组成原理3.8计算机体系架构3.9STA静态时序分析3.10SystemVerilog3.11UVM3.12SVA3
程序员负总裁·2024-01-31 10:05

UVM实战笔记（七）

第七章.UVM中的寄存器模型7.1寄存器模型简介7.1.1带寄存器配置总线的DUT本章节使用的DUT带寄存器配置，代码如下：moduledut(clk,rst_n,bus_cmd_valid,bus_op
搬砖小张·2024-01-29 03:27

关于uvm_reg_predictor #() predictor

1、ExplicitRegisterPredictor`uvm_reg_predictor`类定义了一个预测器组件，用于基于在物理总线上显式观察到的事务来更新寄存器模型的镜像值。
禅空心已寂·2024-01-29 03:26

【UVM源码】sequence机制使用方法和源代码解析

sequence的body方法开发：(2)sequence启动方式：(3)virtualsequencer二、sequence机制源代码解析Sequences类继承关系sequence相关类的源码文件介绍uvm_sequence_item.svh
飓风_数字IC验证·2024-01-22 12:01

UVM的guideline

UVM库是类的集合，它通过提供如何使用SystemVerilog中的功能结构，使SystemVerilog语言使用起来更为通用顺畅。然而，在许多情况下，UVM提供多种机制来完成相同的工作。
谷公子的藏经阁·2024-01-18 04:03

你真的了解UVM sequence的运行机制吗

1.前言UVM在sequence里提供了很多的callback方法给用户，从而更灵活地完成各种复杂场景的交互和控制执行顺序。
谷公子的藏经阁·2024-01-18 04:02

UVM自学笔记：项目之五——完善agent（driver、monitor、sequencr）

目录1.driver的编写2.monitor代码编写：3.slave_module的完善4.跑一下testcase1.driver的编写我们将driver的所有信号都完善，并且在reset_phase执行reset_do()命令，对所有信号进行上电复位的初始化。完善好的driver代码如下：2.monitor代码编写：在编写monitor的时候，采用了和编写driver不同的方式，这种方式实现起来
IC_SH·2024-01-17 06:37

UVM自学笔记：项目之四（重难点）——具有AHB二级流水特性的高适用性driver的编写（考虑到hready为低情况）

目录1.driver写功能编写，为了验证driver的功能我们同时需要完善sequence、sequence_item、env、testcase以及模拟DUT行为的Slave_module1.1interface的编写：1.2driver写功能编写：1.2.1初始main_phase代码：1.2.2满足AHB二级流水要求的main_phase代码：1.2.3.do_drive任务代码：1.2.4.
IC_SH·2024-01-17 06:36

UVM项目之二：验证计划的编写

AHB_SRAMC验证计划1.文档信息1.1版本版本日期描述作者V1.02021/8/14从sramc_top层直接验证ZhangshuhuaiV2.02021/8/24内部模块ahb_slave_if的验证Zhangshuhuai1.2参考文档名称日期作者基于AHB总线的SRAM控制器设计的需求分析.doc未知未知基于AHB总线的SRAM控制器架构设计.doc未知未知基于AHB总线的SRAM控制
IC_SH·2024-01-17 06:06

UVM项目自学笔记之一：阅读design specification

目录一、IC验证流程二、designspecification一、IC验证流程在此次UVM项目中，笔者将使用UVM的平台架构和编码风格实现AHB—SRAMC的验证工作。
IC_SH·2024-01-17 06:06

关于uvm_subscriber

目录summary：Ports：analysis_exportMethods：newwritesummary：Thisclassprovidesananalysisexportforreceivingtransactionsfromaconnectedanalysisexport.Makingsuchaconnection“subscribes”thiscomponenttoanytransact
禅空心已寂·2024-01-15 03:29

uvm_component---super.xxx_phase

对于build_phase来说，uvm_component对其做的最重要的事情就是自动获取通过config_db：：set设置的参数。
li_li_li_1202·2024-01-02 16:32

29 UVM Command Line Processor (CLP)

类似地，UVM提供了一个接口来提供命令行参数，从而提供了灵活性，在“uvm_cmdline_processor”类的帮助下可以避免重新编译testbench。它允许使用不同的配置运行测试。u
小邦是名小ICer·2024-01-01 22:58

30 UVM Adder Testbench Example

1AdderDesign加法器设计在时钟的上升沿产生两个变量的加法。复位信号用于clearout信号。注：加法器可以很容易地用组合逻辑开发。引入时钟和重置，使其具有测试台代码中时钟和重置的样子/风格。moduleadder(inputclk,reset,input[7:0]in1,in2,outputreg[8:0]out);always@(posedgeclkorposedgereset)beg
小邦是名小ICer·2024-01-01 22:58

28 Singleton Object in UVM

在UVM中，uvm_root类只有一个实例。因此，它被称为单例类/singletonobject。
小邦是名小ICer·2024-01-01 22:27

27 UVM queue

uvm_queue类构建一个动态队列，该队列将按需分配并通过引用传递。
小邦是名小ICer·2024-01-01 22:57

UVM高级应用

说明：这部分内容比较零散，且很多不好理解，所以这里只能选择性介绍一些内容。使用interface代替driver部分功能方法：在interface中可以定义任务与函数，也可以使用always语句和initial语句，也可以实例化其他interface。可用其做一些低层次的转换，如8b10b转换、曼彻斯特编码等。这些转换动作是与transaction完全无关的。好处：让driver从底层繁杂的数据处
夕文x·2023-12-31 20:01

UVM中factory机制的本质

factory机制的本质是什么？factory机制本质是对SystemVerilog中new函数的重载，其带来了如下好处：提供新的创建实例的方法：根据类名创建这个类的一个实例。应用：根据run_test的参数AAA创建了一个AAA的实例提供重载过程控制函数，使得重载更加灵活，代码复用性更方便。应用：通过重载transaction、sequence或component，复用原有代码，快速创建新测试用
夕文x·2023-12-31 20:31

UVM中代码的callback机制

对callback机制的理解：类似程序中中断异常处理的概念，而callback就相当于在程序某个位置插入了中断点，当UVM执行过程遇到callback调用时，就会调用使用者自定义实现的callback函数
夕文x·2023-12-31 20:31

21 UVM printer

uvm_printer类提供了以不同格式打印uvm_objects的灵活性。
小邦是名小ICer·2023-12-31 01:41

19 UVM Subscriber

uvm_subscriber类提供与analysisport连接的analysisexport。顾名思义，它订阅广播器，即analysisport来接收broadcastedtransactions。
小邦是名小ICer·2023-12-31 01:10

20 UVM comparer

在uvm_object中，我们讨论了print、clone、copy、compare方法等。compare()方法比较两个对象，如果比较成功则返回1。
小邦是名小ICer·2023-12-31 01:10

22 UVM Callbacks

UVM中的phasing机制就是回调的一个简单示例。1UVMCallbackUsage允许即插即用机制以建立可重用的验证环境。
小邦是名小ICer·2023-12-31 01:09

14 Arbitration in sequencer(仲裁)

uvm_sequencer有一个内置机制，可以在sequencer上同时运行的sequence中进行仲裁。
小邦是名小ICer·2023-12-29 01:17

14.3 Lock and Grab Methods in UVM sequencer

UVMsequencer通过使用锁定机制向driver提供对序列的独占访问权限(exclusiveaccess)。此锁定机制是使用lock和grab方法实现的。例如：在控制器或微处理器中，internalcore中断服务处理以及其他操作。有时，如果设备引发特定中断，需要立即关注并停止正在进行的进程执行。一旦core为这个高优先级中断提供服务，就可以恢复之前的进程。1Lockmethodsequen
小邦是名小ICer·2023-12-29 01:47

15 Sequence-Driver-Sequencer communication in UVM

我们分别讨论了sequece_item、sequence、sequencer和driver。在本节中，我们将讨论他们如何相互talk，sequencer如何给driver提供从sequence里的sequenceitem。在开始阅读本节之前，请确保您了解sequencer和driver中使用的所有方法。（参考：UVMseqeuencer和UVMdriver).1Sequencer-DriverCo
小邦是名小ICer·2023-12-29 01:45

7.3 uvm_config_db in UVM

uvm_config_db类派生自uvm_resource_db类。它是uvm_resource_db顶部的另一层便利层，简化了用于uvm_component实例的基本接口（资源库的访问方法）。
小邦是名小ICer·2023-12-27 07:57

7.3 Passing interface handle down the hierarchy in UVM

`uvm_component_utils(env)functionnew(
小邦是名小ICer·2023-12-27 07:57

8 UVM testbench Top

接口使用set方法存储在uvm_config_db中，可以使用get方法沿层次结构向下检索。UVMtestbenchtop还用于通过调用run_test()来触发测试。ExampleofUVMTe
小邦是名小ICer·2023-12-27 07:57

7.2 uvm_resource_db in UVM

uvm_resource_db是一个类型参数化type-parameterized的类，它是资源数据库顶部的一个方便层(conveniencelayer)。
小邦是名小ICer·2023-12-27 07:55

【UVM】ral_model 前门访问和后门访问

参考资料：(1)uvm中直接操作RTL信号|骏的世界(lujun.org.cn)(2)记录一下关于uvm后门（uvm_hdl_read）使用时遇见的问题。
Bug_Killer_Master·2023-12-20 01:44

UVM：config_db

文章目录前言1、config_db的作用2.component的路径索引uvm_component::get_full_name();2.1.获取component索引信息的其他方法3、config_db
飞向星河·2023-12-19 16:21

UVM Phase机制

文章目录一、UVMPhases二、如何开始UVM仿真三、如何结束UVM仿真UVM利用objection机制来结束仿真`一、UVMPhases所有testbench的组件都是继承uvm_component
飞向星河·2023-12-19 16:21

【INTEL（ALTERA）】quartus报错UVM_FATAL [cxl_tb_top_initialize] Gen5 链接失败。超时怎么办

PrimeProEdition软件版本23.1存在一个问题，您在运行ComputeExpressLink*（CXL*）Type3设计示例的R-Tile英特尔®FPGAIP仿真时，可能会看到以下错误消息：UVM_FATAL
神仙约架·2023-12-14 22:24

UVM中封装成agent

由于二者的这种相似性，UVM中通常将二者封装在一起，成为一个agent。因此，不同的agent就代表了不同的协议。
一只迷茫的小狗·2023-12-06 14:13

UVM实现component之间transaction级别的通信

在UVM中，通常使用TLM（TransactionLevelModeling）实现component之间transaction级别的通信。
一只迷茫的小狗·2023-12-06 14:13

UVM验证环境中加入monitor

验证平台必须监测DUT的行为，只有知道DUT的输入输出信号变化之后，才能根据这些信号变化来判定DUT的行为是否正确。验证平台中实现监测DUT行为的组件是monitor。driver负责把transaction级别的数据转变成DUT的端口级别，并驱动给DUT，monitor的行为与其相对，用于收集DUT的端口数据，并将其转换成transaction交给后续的组件如referencemodel、sco
一只迷茫的小狗·2023-12-06 14:43

2020-06-29 modelsim下建立OVM环境

如果出现以下错误：1、双击自动化运行.bat文件，无法启动modelsim；2、启动modelsim后显示sim.do为非法命令；3、编译sv文件时显示无法找到“uvm_pkg.sv”等库文件时；均考虑是系统的环境变量设置出现问题
笨笨的大石头·2023-12-06 12:26

Vivado & Modelsim联合进行UVM仿真指南

打开Vivado，打开对应工程，点击左侧FlowNavigator-->PROJECTMANAGER-->Settings，打开设置面板。点击ProjectSettings-->Simulation选项卡，如下图所示。将Targetsimulator设为ModelsimSimulator。在下方的Compilation栏中，点击Verilogoptions右侧的…按钮，添加D:/Program_F
一只迷茫的小狗·2023-12-04 16:44

UVM中UVM_ERROR到达一定数量后结束

UVM同样支持UVM_ERROR达到一定数量时结束仿真。
Alfred.HOO·2023-12-02 07:47

SystemC Study

简介SystemC的意义，网上能查到，这里总结一下，SystemC是C++的library，类似UVM是systemverilog的library下图是SystemC在整个项目中的角色硬件架构探索，创建算法
Vinson_Yin·2023-12-01 16:36

uvm 平台搭建3 - 安装VCS SCL

前面做好linux系统的安装之后，这里开始安装一些相关的验证工具准备：VCS（TM）是Synopsys全系列功能验证解决方案的一部分，支持Verilog，VHDL，混合HDL和复杂SoC设计的混合信号仿真。SCL是synopsys软件license管理工具。Synopsys_Installer:Synopsys的软件通过Synopsys提供的installer安装scl_keygen:window
zenos876·2023-11-30 11:19
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