阻塞与非阻塞赋值的区别,看完就理解了

本文转自romme426,原文链接:https://blog.csdn.net/fzr_en/article/details/89552323,转载时请注明出处及相应链接。
————————————————

阻塞赋值:前面语句执行完,才可执行下一条语句;即:前面语句的执行(b=a)阻塞了后面语句的执行(c=b)。即:always块内,2条语句顺序执行。

always @(posedge i_clk)

begin

         b = a;

         c = b;

end

注意:a的值赋给b,b的值赋给c,是在同一个时钟上升沿完成,如下图仿真结果。

 

非阻塞赋值:always块内,2条语句同时执行。即:前面语句的执行(b=a)不会阻塞后面语句的执行(c=b)。

always @(posedge i_clk)

begin

         b <= a;

         c <= b;

end

注意:第1个clk上升沿a的值赋给b,此时b的值还没有更新;第2个clk上升沿,b的值赋给c,此时c才能获得b更新后的值。所以c获得a的值,需要2个clk完成。如下图仿真结果。

 

总结:

1:组合逻辑,使用 “阻塞赋值”。

2:时序逻辑,使用“非阻塞赋值”。

 

 

————————————————
原文作者侵删。本文无需三连和打赏,如确实有收获,请前往原作者博文进行感谢和支持。

你可能感兴趣的:(Verilog,verilog,芯片)