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Linux
Verilog
【数字IC前端笔试真题精刷（2022.7.28）】芯动——数字IC验证工程师（1号卷-验证）
笔试时间：2022-7-28；题目类型：不定项（10x1’=10’）【错选不得分，少选得1/3分】问答（9x10’=90’）文章目录不定项1、(单选)在
verilog
语言中，a=4'b1011，那么&a
ReRrain
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2025-06-28 02:58
#
数字IC
笔试
FPGA(现场可编程门阵列)是什么？
以下是通俗易懂的解析：⚙️术语拆解Field-Programmable（现场可编程）：芯片出厂后，用户可通过硬件描述语言（如
Verilog
/VHD
Yashar Qian
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2025-06-27 20:16
#嵌入式
fpga开发
计算机体系结构
嵌入式硬件
FPGA与
Verilog
实现的Cordic算法测试项目
本文还有配套的精品资源，点击获取简介：Cordic算法是一种在FPGA和
Verilog
硬件描述语言中实现高效的数值计算技术，它简化了硬件资源需求，特别适合资源有限的嵌入式系统。
weixin_42668301
·
2025-06-27 04:01
【教程4＞第7章＞第23节】基于FPGA的RS(204,188)译码
verilog
实现7——欧几里得迭代算法模块
目录1.软件版本2.RS译码器逆元欧几里得算法模块原理分析3.RS译码器逆元欧几里得算法模块的
verilog
实现3.1RS译码器逆元欧几里得算法模块
verilog
程序3.2程序解析欢迎订阅FPGA/MATLAB
fpga和matlab
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2025-06-26 20:29
#
第7章·通信—信道编译码
fpga开发
RS译码
欧几里得迭代
教程4
Vitis HLS 学习笔记--hls::stream（理解串流：基础）
它类似于C++标准库中的std::stream，但是专门设计用于硬件描述语言（如
Verilog
或VHDL）中的数据流。
hi94
·
2025-06-26 16:30
Vitis
HLS
学习
笔记
c++
fpga开发
HLS
SPI代码详解FPGA-
verilog
部分（FPGA+STM32）（一）
声明：本篇文章面向在已对SPI的四种时序有所了解的人我们采用SPI3模式以及将FPGA作从机，STM32作主机的方式讲解，在STM32控制部分采用的是半双工模式，但其实半双工与全双工区别不大，稍加修改即可本文章属于SPI的升级版，将原本的片选线CS_N再多加一根，变成spi_cs_cmd和spi_cs_data，当spi_cs_cmd拉低的时候表示传送的是命令（命令只由单片机发送），当cs_dat
MinJohnson
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2025-06-24 18:02
STM32
FPGA/Verilog
stm32
fpga
spi
FPGA基础 --
Verilog
锁存器简介
由浅入深地讲解
Verilog
中的锁存器（Latch）**，包括：什么是锁存器（定义与作用）锁存器的分类（透明锁存器vs边沿触发器）
Verilog
中锁存器的建模方式锁存器与触发器的区别锁存器的时序特性与设计陷阱实际应用与避免锁存器的最佳实践综合工具识别锁存器的方式与调试技巧一
sz66cm
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2025-06-24 11:20
FPGA基础
fpga开发
FPGA基础 --
Verilog
竞争/竞态（Race Condition）
一、什么是“竞争/竞态（RaceCondition）”？概念说明典型后果信号竞争（GlitchRace）由两条或多条逻辑路径传播延迟不同导致。同一时刻从不同路径到达的电平先后顺序不可预知，产生毛刺或错误翻转。硬件级：产生额外脉冲，触发错误状态或计数。事件竞争/仿真竞态（SchedulingRace）仿真器在同一个时刻deltacycle内对同一变量存在多个驱动且调度顺序不确定（典型如=阻塞赋值）。
·
2025-06-24 11:20
实现System
Verilog
动态进程的互斥访问
System
Verilog
标准提供了内置的semaphore类来实现互斥访问，看起来是个不错的解决方案。
iccnewer
·
2025-06-22 22:09
FPGA基础 --
Verilog
的值变转储文件（VCD：Value Change Dump）
Verilog
的“值变转储文件（VCD：ValueChangeDump）”，这是一项在仿真调试中至关重要的技术，可以帮助你“看见”RTL中每个信号随时间的变化过程。
sz66cm
·
2025-06-22 01:27
FPGA基础
fpga开发
FPGA基础 --
Verilog
的属性（Attributes）
Verilog
的属性（Attributes）的系统化培训内容，适用于希望深入理解属性如何在综合、仿真和工具指示中使用的专业工程师。
sz66cm
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2025-06-22 00:24
FPGA基础
fpga开发
System-
Verilog
实现DE2-115 流水灯
文章目录一、什么是System
Verilog
二、代码实现实现结果一、什么是System
Verilog
System
Verilog
是一种硬件描述语言(HDL)，它用于设计和验证电子系统，特别是在集成电路(IC
qwert_qqq
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2025-06-22 00:23
物联网
学习
fpga开发
在 DE2-115 开发板上使用 Chisel 编写流水灯程序
在DE2-115开发板上使用Chisel编写流水灯程序步骤1：打开QuartusII软件步骤2：编写
Verilog
代码步骤3：配置项目步骤4：分配引脚步骤5：编译项目步骤6：下载比特流到FPGA步骤7：
奈一410
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2025-06-22 00:52
fpga开发
实验报告：在DE2-115开发板上使用System
Verilog
编写流水灯程序
在DE2-115开发板上使用System
Verilog
编写流水灯程序1.实验目标本实验旨在通过使用System
Verilog
重新设计和实现流水灯程序，并在DE2-115开发板上进行验证。
追寻自己521
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2025-06-22 00:52
fpga开发
单片机
嵌入式硬件
FPGA基础 --
Verilog
共享任务（task）和函数（function）
Verilog
中共享任务（task）和函数（function）的详细专业培训，适合具有一定RTL编程经验的工程师深入掌握。
sz66cm
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2025-06-21 17:36
FPGA基础
fpga开发
FPGA基础 --
Verilog
语言要素之整型数、实数、字符串
✅一、整型数（Integer）
Verilog
中的整型值支持如下几种方式表达：1.常规整数格式（literal）10//默认十进制8'd10//8位的十进制108'b1010//8位的二进制8'o12//
sz66cm
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2025-06-21 11:27
FPGA基础
fpga开发
FPGA verliog语言学习日志
1.什么是
verilog
语言
Verilog
HDL（HardwareDescriptionLanguage）是一种用于电子系统设计和建模的硬件描述语言。
藏进云的褶皱
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2025-06-21 02:34
FPGA
fpga开发
学习
FPGA基础 --
Verilog
语言要素之标识符
一、什么是标识符（Identifier）在
Verilog
中，标识符是用户定义的名字，用于标识模块、变量、端口、函数、任务、参数、宏定义等各种语言要素。
sz66cm
·
2025-06-21 02:02
fpga开发
《FPGA开发-1-
verilog
基本语法》
FPGA一般由
verilog
和VHDL语言开发，但由于
verilog
与C语言语法相像，更容易让初学者快速掌握这门语言，于是在应用宽度方面是
verilog
更胜一筹，但VHDL最初是用于军方产品的开发语言，
livercy
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2025-06-20 09:29
笔记
fpga开发
FPGA基础 --
Verilog
函数
Verilog
函数（function）目标：让具备一般RTL经验的工程师，系统掌握
Verilog
函数的语法、约束、可综合写法以及在实际项目中的高效用法，为后续System
Verilog
及HLS设计奠定基础
sz66cm
·
2025-06-20 09:58
FPGA基础
fpga开发
FPGA基础 --
Verilog
概率分布函数
Verilog
概率分布函数（PDF,ProbabilityDistributionFunction）。
sz66cm
·
2025-06-20 09:58
FPGA基础
fpga开发
FPGA基础 --
Verilog
禁止语句
关于
Verilog
中“禁止语句”的详细培训讲解**，结合可综合设计与仿真行为的角度，深入讲解
Verilog
中的“禁止类语句”（即综合时应避免或仅用于仿真的语句）：一、
Verilog
中的“禁止语句”概念所谓
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2025-06-20 08:25
FPGA基础 --
Verilog
结构建模之模块实例引用语句
Verilog
结构建模中的“模块实例引用语句（ModuleInstantiation）”，包括语法规则、实例化方式、实例参数配置（parameter）、多实例管理、跨文件引用、顶层集成策略等方面，帮助你在实际
sz66cm
·
2025-06-19 19:25
FPGA基础
fpga开发
FPGA基础 --
Verilog
结构建模之未连接的端口
Verilog
中结构建模时未连接的端口（UnconnectedPorts），包括：什么是未连接端口如何显式地忽略端口连接实际使用场景工具综合与仿真中的注意事项未连接端口的工程规范建议一、什么是“未连接的端口
sz66cm
·
2025-06-19 19:25
FPGA基础
fpga开发
FPGA基础 --
Verilog
结构建模之端口
Verilog
结构建模中端口的由浅入深培训讲解，适合从初学者到工程实践者逐步理解使用
Verilog
的结构化设计思想中的“端口声明与连接”。一、什么是结构建模？
sz66cm
·
2025-06-19 19:25
FPGA基础
fpga开发
FPGA基础 --
Verilog
行为建模之循环语句
行为级建模（BehavioralModeling）是
Verilog
HDL中最接近软件编程语言的一种描述方式，适用于功能建模和仿真建模的初期阶段。
sz66cm
·
2025-06-19 19:55
FPGA基础
fpga开发
FPGA基础 --
Verilog
数据流建模
一、数据流建模概念简介（初级）1.什么是数据流建模？数据流建模是一种使用并行赋值语句（assign）来表达布尔逻辑或组合逻辑行为的建模方式。它强调信号之间的逻辑数据依赖关系，而不明确指定信号何时更新（不使用时钟）。特点：面向组合逻辑，不依赖时钟；高度抽象，更关注表达式而非行为顺序；使用assign语句进行建模。2.基础语法assigny=a&b;assignz=(a|b)&c;上面两个assign
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2025-06-19 19:25
FPGA基础 --
Verilog
数据流建模之幅值比较器
一、什么是幅值比较器（MagnitudeComparator）？幅值比较器用于比较两个数的大小关系，输出三种可能的状态：A>BA==BABeq:A==Blt:A、B);assigneq=(A==B);assignlt=(AB);assigneq=(A==B);assignlt=(Athreshold);流水线排序比较器assignswap=(a>b);assignmax=swap?a:b;assi
sz66cm
·
2025-06-19 19:25
fpga开发
FPGA基础 --
Verilog
行为级建模之initial语句
Verilog
中的initial语句块，这是行为级建模与testbench构建中非常关键的结构之一。一、什么是initial语句块？
sz66cm
·
2025-06-19 19:25
FPGA基础
fpga开发
第四篇
Verilog
HDL入门-行为级建模
一、过程语句使用中需要注意的问题在信号定义形式方面，无论是对时序逻辑还是组合逻辑描述，
Verilog
要求在过程语句（initial和always）中，被赋值信号必须定义为reg类型。
·
2025-06-19 19:25
FPGA基础 --
Verilog
行为级建模之过程性结构
Verilog
中的“过程性结构（ProceduralConstructs）”**，这是行为级建模的核心内容之一。
sz66cm
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2025-06-19 19:49
FPGA基础
fpga开发
new()和new[]有什么区别？
inta[];//声明动态数组initialbegina=new[3];//为动态数组分配3个元素foreach(a[i])a[i]=i;//元素初始化end2、new()用在system
verilog
·
2025-06-19 17:08
《从零掌握MIPI CSI-2: 协议精解与FPGA摄像头开发实战》-- 实战基于CSI2 Rx 构建高性能摄像头输入系统
一、系统架构设计（四大核心模块）1.MIPICSI-2接收层
verilog
//D-PHY接收器关键代码moduledphy_rx(
GateWorld
·
2025-06-19 12:30
fpga开发
MIPI
CSI2
FPGA基础 --
Verilog
语言要素之数组
Verilog
是一种用于硬件建模的硬件描述语言（HDL），其数组机制不同于软件语言，须考虑硬件资源映射、综合约束、位宽优化等硬件特性。
sz66cm
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2025-06-18 13:55
fpga开发
FPGA基础 --
Verilog
语言要素之编译器指令
Verilog
编译器指令说明与实用技巧分享一、编译器指令简介
Verilog
编译器指令是以反引号（`）开头的语句，不综合进逻辑电路，但在代码预处理阶段由仿真器或综合工具解析。
sz66cm
·
2025-06-17 07:28
FPGA基础
fpga开发
Verilog
流水线乘法器设计
下面对乘法执行过程的中间状态进行保存，以便流水工作，设计代码如下。单次累加计算过程的代码文件如下（mult_cell.v）：实例modulemult_cell#(parameterN=4,parameterM=4)(inputclk,inputrstn,inputen,input[M+N-1:0]mult1,//被乘数input[M-1:0]mult2,//乘数input[M+N-1:0]mult
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2025-06-16 10:03
verilog
实现矩阵卷积运算
verilog
实现卷积运算卷积的运算原理卷积是一种线性运算，是很多普通图像处理操作的基本算法之一。
氢立方
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2025-06-15 02:38
verilog
【System
Verilog
2023 Std】第5章 词法约定 Lexical conventions (1)
参考资料：IEEEStd1800-2023标准《IEEEStandardforSystem
Verilog
—UnifiedHardwareDesign,Specification,andVerificationLanguage
绫韵枫汐
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2025-06-13 17:29
SystemVerilog
2023标准中译本
笔记
学习
开发语言
实验二：数码管动态显示实验
实验二数码管动态显示实验报告目录实验目的实验内容原理描述
Verilog
HDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验视频与图片实验目的设计具有异步复位、同步置数（
俺不是西瓜太郎´•ﻌ•`
·
2025-06-13 12:21
实验报告
fpga开发
DeepSeek AI功能演示：如何生成
Verilog
脚本
在EDA设计流程中，
Verilog
语言作为主要的硬件描述语言（HDL），广泛用于芯片设计的各个阶段，包括设计、仿真和综合。然而，手动编写
Verilog
代码过程繁琐，易出错且耗时。
·
2025-06-12 19:16
实验一：数据选择器实验
实验一数据选择器实验报告目录实验目的实验内容原理描述
Verilog
HDL设计源代码Testbench仿真代码及仿真结果XDC文件配置下板测试实验体会实验照片实验目的熟悉使用
Verilog
HDL的三种不同描述方式进行基本逻辑电路建模
俺不是西瓜太郎´•ﻌ•`
·
2025-06-12 19:45
实验报告
fpga开发
Verilog
不可综合部分
Verilog
中存在部分用于仿真验证的子集，只在仿真时使用，因为没有对应的硬件元件，因此不可综合。
Arthur...J
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2025-06-12 01:20
EDA
fpga
【芯片设计- RTL 数字逻辑设计入门 4.2 -- 组合逻辑赋值 + 时序逻辑状态保持】
文章目录Overview原语句分析变量含义假设（根据命名推测）状态更新逻辑详解状态转移逻辑举个实际例子小结Overview本文将详细介绍
verilog
rtl中assignreg_halt_mode_nx
主公讲 ARM
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2025-06-11 12:11
#
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
rtl
verilog
AES-GCM和SM4-GCM工作原理及数据加解密验证方案详解
AES-GCM和SM4-GCM工作原理及数据加解密验证方案详解下面分三部分给出：AES-GCM/SM4-GCM原理梳理基于OpenSSL的C语言ReferenceModel（可编译成DPI-C动态库）System
Verilog
DPI
元直数字电路验证
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2025-06-10 07:18
PCIe/UCIe学习笔记
国密算法
数据加解密
PCIe加密传输
大实验：基于赛灵思csg324100T，pmodMAXsonar的危险距离警报
实验五危险距离报警器实验报告目录实验目的实验内容原理描述
Verilog
HDL设计源代码XDC文件配置下板测试实验体会实验照片实验目的利用NEXYSA7及
verilog
代码制作危险距离报警器，借助pmod
俺不是西瓜太郎´•ﻌ•`
·
2025-06-09 21:07
实验报告
fpga开发
HDB3编译码
verilog
程序
/*moduleshiftregisterHDB3(clk,reset,Qin,Qoutodd,,Qouteven,nownum;inputclk,Qin,reset;outputQoutodd,Qouteven;output[9:0]nownum;reg[9:0]nownum;always@(posedgeclkorposedgereset)beginif(reset)nownum>1);now
fpga和matlab
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2025-06-09 18:18
FPGA
板块4:编码译码
HDB3
中央处理器（CPU）深度解剖：从晶体管到指令执行的魔法之旅
通过数据通路、控制单元、流水线三大核心拆解CPU工作原理，附
Verilog
代码和现代处理器黑科技。
摘取一颗天上星️
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2025-06-05 22:13
fpga开发
考研
windows
算法
数据结构
硬件工程
System
Verilog
—semaphore和mailbox为什么要使用new?
System
Verilog
中semaphore（旗语）和mailbox（信箱）需要通过new()方法进行实例化的原因，主要与其面向对象的设计特性、动态内存管理及线程安全需求相关。
余大大.
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2025-06-03 12:35
UVM验证
开发语言
笔记
AMBA_APB_SRAM 项目常见问题解决方案
AMBA_APB_SRAMAMBAv.3APBv.1SpecificationComplaintSlaveSRAMCoredesignandtestbench.ThetestbenchisdevelopedusingSystem
Verilog
andUVMandcanbeusedasstandaloneVerificationIP
仰书唯Elise
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2025-06-03 00:33
如何使用VCS+XA加密
verilog
和spice网表
如果要交付
verilog
，但是需要对方进行VCS仿真，那么可以用以下方法：一、基于编译指令的局部加密适用场景：需精确控制加密范围（如仅加密核心算法或敏感逻辑）。
芯语新源
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2025-05-31 21:04
IC设计
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