【Xilinx Vivado时序分析/约束系列5】FPGA开发时序分析/约束-IO时序分析

在之前介绍的是FPGA内部的时序分析，包括以下几种情况

• 寄存器与寄存器之间
• 输入PAD（输入时钟）与寄存器之间
• 寄存器与输出 PAD （输出时钟）之间
• 输入PAD（输入时钟）与输出PAD（输出时钟）

现在就开始分析FPGA与外部的其他器件的连接的时序分析，也就是IO时序分析，如下图，数据由上游器件（源端）到下游器件（FPGA），上游器件提供数据，下游器件接收数据，因此分析的是输入的情况，FPGA这部分需要满足建立时间和保持时间的要求。

从下图可以看到，从源端到FPGA的数据和时钟的路径，两者是有差异的，外部的PCB布线延迟，包括系统时钟到源端寄存器的PCB布线延迟和源端寄存器到FPGA内部寄存器之间的PCB布线延迟，但是由于系统时钟到源端寄存器的PCB布线延迟是数据和时钟两者共同的路径，因此这部分的延迟可以不考虑，只需要分析第二部分的PCB布线延迟。

下图，我们把由源端提供了同步时钟和同步数据，这种模型称为源同步FPGA输入时序分析的模型。

同步时钟：用于产生数据的时钟和输出的时钟是同源的，但是不一定同相。

同步数据：源端的数据和输出的数据是同源的。

另外一种模型：

这种模型与上面的模型不同的是，并不是采用的从系统时钟输出经过源端寄存器再传输到FPGA内部的寄存器，而是由系统时钟或者说是PCB板提供的晶振时钟，有这样的时钟源，直接给到了不同的子系统（这里分别是上游器件和FPGA ），这种系统称作为系统同步FPGA输入时序分析的模型。

但是这种模型基本已经被淘汰了，因为这种模型不利于传输高速数据。

因此之后主要分析源同步FPGA输入时序分析的模型。

 

往期系列博客：

【Xilinx Vivado时序分析/约束系列1】FPGA开发时序分析/约束-寄存器间时序分析

【Xilinx Vivado时序分析/约束系列2】FPGA开发时序分析/约束-建立时间

【Xilinx Vivado时序分析/约束系列3】FPGA开发时序分析/约束-保持时间

 【Xilinx Vivado时序分析/约束系列4】FPGA开发时序分析/约束-实验工程上手实操