IIC总线时序

原文地址：IIC总线时序 作者：风中飞沙

I²C(Inter－Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线，用于连接微控制器及其外围设备。I²C总线产生于在80年代，最初为音频和视频设备开发，如今主要在服务器管理中使用，其中包括单个组件状态的通信。例如管理员可对各个组件进行查询，以管理系统的配置或掌握组件的功能状态，如电源和系统风扇。可随时监控内存、硬盘、网络、系统温度等多个参数，增加了系统的安全性，方便了管理。 
  1          I²C总线特点
I²C总线最主要的优点是其简单性和有效性。由于接口直接在组件之上，因此I²C总线占用的空间非常小，减少了电路板的空间和芯片管脚的数量，降低了互联成本。总线的长度可高达25英尺，并且能够以10Kbps的最大传输速率支持40个组件。I²C总线的另一个优点是，它支持多主控(multimastering)， 其中任何能够进行发送和接收的设备都可以成为主总线。一个主控能够控制信号的传输和时钟频率。当然，在任何时间点上只能有一个主控。 
  2          总线的构成及信号类型
  I²C总线是由数据线SDA和时钟SCL构成的串行总线，可发送和接收数据。在CPU与被控IC之间、IC与IC之间进行双向传送，最高传送速率100kbps。各种被控制电路均并联在这条总线上，但就像电话机一样只有拨通各自的号码才能工作，所以每个电路和模块都有唯一的地址，在信息的传输过程中，I²C总线上并接的每一模块电路既是主控器（或被控器），又是发送器（或接收器），这取决于它所要完成的功能。CPU发出的控制信号分为地址码和控制量两部分，地址码用来选址，即接通需要控制的电路，确定控制的种类；控制量决定该调整的类别（如对比度、亮度等）及需要调整的量。这样，各控制电路虽然挂在同一条总线上，却彼此独立，互不相关。
I²C总线在传送数据过程中共有三种类型信号， 它们分别是：开始信号、结束信号和应答信号。
  开始信号：SCL为高电平时，SDA由高电平向低电平跳变，开始传送数据。
  结束信号：SCL为高电平时，SDA由低电平向高电平跳变，结束传送数据。
  应答信号：接收数据的IC在接收到8bit数据后，向发送数据的IC发出特定的低电平脉冲，表示已收到数据。CPU向受控单元发出一个信号后，等待受控单元发出一个应答信号，CPU接收到应答信号后，根据实际情况作出是否继续传递信号的判断。若未收到应答信号，由判断为受控单元出现故障。
  目前有很多半导体集成电路上都集成了I²C接口。带有I²C接口的单片机有：CYGNAL的 C8051F0XX系列，PHILIPSP87LPC7XX系列，MICROCHIP的PIC16C6XX系列等。很多外围器件如存储器、监控芯片等也提供I²C接口。

 

在I²C总线通信的过程中，参与通信的双方互相之间所传输的信息种类归纳如下。

　　主控器向被控器发送的信息种类有：启动信号、停止信号、7位地址码、读／写控制位、10位地址码、数据字节、重启动信号、应答信号、时钟脉冲。

　　被控器向主控器发送的信息种类有：应答信号、数据字节、时钟低电平。

　　下面对I²C总线通信过程中出现的几种信号状态和时序进行分析。

　　①总线空闲状态。

　　I²C总线总线的SDA和SCL两条信号线同时处于高电平时，规定为总线的空闲状态。此时各个器件的输出级场效应管均处在截止状态，即释放总线，由两条信号线各自的上拉电阻把电平拉高。

　　②启动信号。

　　在时钟线SCL保持高电平期间，数据线SDA上的电平被拉低（即负跳变），定义为I²C总线总线的启动信号，它标志着一次数据传输的开始。

     启动信号是一种电平跳变时序信号，而不是一个电平信号。启动信号是由主控器主动建立的，在建立该信号之前I²C总线必须处于空闲状态，如图1所示

③停止信号。

　　在时钟线SCL保持高电平期间，数据线SDA被释放，使得SDA返回高电平（即正跳变），称为I²C总线的停止信号，它标志着一次数据传输的终止。

　　停止信号也是一种电平跳变时序信号，而不是一个电平信号，停止信号也是由主控器主动建立的，建立该信号之后，I²C总线将返回空闲状态。

　　④数据位传送。  

　　在I²C总线上传送的每一位数据都有一个时钟脉冲相对应（或同步控制），即在SCL串行时钟的配合下，在SDA上逐位地串行传送每一位数据。

　　进行数据传送时，在SCL呈现高电平期间，SDA上的电平必须保持稳定，低电平为数据0，高电平为数据1。

　　只有在SCL为低电平期间，才允许SDA上的电平改变状态。逻辑0的电平为低电压，而逻辑1的电平取决于器件本身的正电源电压VDD（当使用独立电源时），如图2所示。

 

⑤应答信号。

　　I²C总线上的所有数据都是以8位字节传送的，发送器每发送一个字节，就在时钟脉冲9期间释放数据线，由接收器反馈一个应答信号。

　　应答信号为低电平时，规定为有效应答位（ACK简称应答位），表示接收器已经成功地接收了该字节；应答信号为高电平时，规定为非应答位（NACK），一般表示接收器接收该字节没有成功。

　　对于反馈有效应答位ACK的要求是，接收器在第9个时钟脉冲之前的低电平期间将SDA线拉低，并且确保在该时钟的高电平期间为稳定的低电平。

　　如果接收器是主控器，则在它收到最后一个字节后，发送一个NACK信号，以通知被控发送器结束数据发送，并释放SDA线，以便主控接收器发送一个停止信号P，如图3所示。

⑥插入等待时间。

　　如果被控器需要延迟下一个数据字节开始传送的时间，则可以通过把时钟线SCL电平拉低并且保持，使主控器进入等待状态。

　　一旦被控器释放时钟线，数据传输就得以继续下去，这样就使得被控器得到足够时间转移已经收到的数据字节，或者准备好即将发送的数据字节。

　　带有CPU的被控器在对收到的地址字节做出应答之后，需要一定的时间去执行中断服务子程序，来分析或比较地址码，其间就把SCL线钳位在低电平上，直到处理妥当后才释放SCL线，进而使主控器继续后续数据字节的发送，如图4所示。

⑦重启动信号。

　　在主控器控制总线期间完成了一次数据通信（发送或接收）之后，如果想继续占用总线再进行一次数据通信（发送或接收），而又不释放总线，就需要利用重启动Sr信号时序。

　　重启动信号Sr既作为前一次数据传输的结束，又作为后一次数据传输的开始。利用重启动信号的优点是，在前后两次通信之间主控器不需要释放总线，这样就不会丢失总线的控制权，即不让其他主器件节点抢占总线。

　　⑧时钟同步。

　　如果在某一I²C总线系统中存在两个主器件节点，分别记为主器件1和主器件2，其时钟输出端分别为CLK1和CL【0，它们都有控制总线的能力。

　　假设在某一期间两者相继向SCL线发出了波形不同的时钟脉冲序列CLK1和CLK2（时钟脉冲的高、低电平宽度都是依靠各自内部专用计数器定时产生的），在总线控制权还没有裁定之前这种现象是可能出现的。

　　鉴于I²C总线的“线与”特性，使得时钟线SCL上得到的时钟信号波形，既不像主器件1所期望的CLK1，也不像主器件2所期望的CLK2，而是两者进行逻辑与的结果。

　　CLKI和CLK2的合成波形作为共同的同步时钟信号，一旦总线控制权裁定给某一主器件，则总线时钟信号将会只由该主器件产生，如图5所示。

 

⑨总线冲突和总线仲裁。

　　假如在某I²C总线系统中存在两个主器件节点，分别记为主器件1和主器件2，其数据输出端分别为DATA1和DATA2，它们都有控制总线的能力，这就存在着发生总线冲突（即写冲突）的可能性。

　　假设在某一瞬间两者相继向总线发出了启动信号，鉴于：I²C总线的“线与”特性，使得在数据线SDA上得到的信号波形是DATA1和DATA2两者相与的结果，该结果略微超前送出低电平的主器件1，其DATA1的下降沿被当做SDA的下降沿。

　　在总线被启动后，主器件1企图发送数据“101……”，主器件2企图发送数据“100101……”。

　　两个主器件在每次发出一个数据位的同时都要对自己输出端的信号电平进行抽检，只要抽检的结果与它们自己预期的电平相符，就会继续占用总线，总线控制权也就得不到裁定结果。

　　主器件1的第3位期望发送“1”，也就是在第3个时钟周期内送出高电平。

　　在该时钟周期的高电平期间，主器件1进行例行抽检时，结果检测到一个不相匹配的电平“0”，这时主器件1只好决定放弃总线控制杈；因此，主器件2就成了总线的惟一主宰者，总线控制权也就最终得出了裁定结果，从而实现了总线仲裁的功能。

　　从以上总线仲裁的完成过程可以得出：仲裁过程主器件1和主器件2都不会丢失数据；各个主器件没有优先级别之分，总线控制权是随机裁定的，即使是抢先发送启动信号的主器件1最终也并没有得到控制杈。

　　系统实际上遵循的是“低电平优先”的仲裁原则，将总线判给在数据线上先发送低电平的主器件，而其他发送高电平的主器件将失去总线控制权，如图6所示。

⑩总线封锁状态。

　　在特殊情况下，如果需要禁止所有发生在I2C总线上的通信活动，封锁或关闭总线是一种可行途径，只要挂接于该总线上的任意一个器件将时钟线SCL锁定在低电平上即可。