12bit sar adc电路,可直接仿真,逻辑模块也是实际电路,可指导利用cadence或者matlab进行频谱分析

12bit sar adc电路,可直接仿真,逻辑模块也是实际电路,可指导利用cadence或者matlab进行频谱分析
本次所提供的小项目为12bit sar adc, 所用工艺为simc 18mmrf,整体测试cell名称为12badc_ADC,最终的整个测试电路如图所示:
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12badc_dac模块为DAC模块,12adc_COMP为比较器模块,12bsarlog_16B_COUNT模块为电路所需时序产生电路,12bsarlog_logic为逻辑模块,这些都是实际的电路,包括逻辑模块。
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图2 用到的DAC结构12bit sar adc电路,可直接仿真,逻辑模块也是实际电路,可指导利用cadence或者matlab进行频谱分析_第3张图片
从开关网络控制信号可以看出,此控制信号将 DAC 划分为四个工作状态,其中清零、采样和保持所花时间为3个时钟周期,而作为12位的SARADC它转换一个模拟量至少需要13个时钟周期,因此,结合此DAC的工作特性,本文设计的SAR ADC转换一个模拟信号所花的总时间为16个时钟周期。DAC 的清零阶段(0-t0):此工作阶段的目的是将前一个转换数据所存储的电荷全部放掉。在此时间段内φ2和φ3为高电平,在DAC的电路中表现为电容阵列的所有电容的上、下极板均接在VCM上。在数据转换完成时VX的电压接近为VCM,所以清零阶段所需要的时间较短为0.5T。
采样阶段(t0-t1):在此阶段φ1、φ2 为高电平、φ3 为低电平。此时VIN接入MSB电容阵列,同时耦合电容的右极板接VCM,由于φ3 为低电平,这就导致耦合电容的左极板悬空,LSB电容阵列的所有电容下极板接地,这样就完成了对模拟信号的采样过程,这时的模拟电压VIN就以电荷的形式存在于电容阵列中。此时所有数据码字bi 全部为低电平。为了保证模拟数据能够进行充分的采样,从而保证采样精度,采样时间定为 1.5T。在采样阶段的等效电路如图4(a)所示。
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此时电容中存储的电荷QX 为:
在这里插入图片描述
保持阶段(t1-t3):而在这一阶段又分为两个时间段。在 t1-t2 时间段内φ2为低电平,这样就使 DAC 的模拟输出端与 VCM 断开,这样就实现了电荷守恒。在t2-t3 阶段,φ1 为低电平,这样就完成了下极板采样技术,这将在后文有叙述。此时假设 DAC 的模拟输出电压为 V+,此时的等效电路图如图4(b)所示。此时由于电荷守恒,所以:
在这里插入图片描述

F0F11为逐次逼近寄存器;DF0、G1、G2是逻辑控制的启动电路;DF1DF14 是移位寄存器;GA~GL 是十二个三态门。clk为时钟信号,EN为使能启动信号,VC是比较器输出信号,EOC为12位码字转换完成后产生的结束信号,b11~b0是 DAC 的输入码字, D11~D0 是ADC的并行输出。
当EN=1 时,F0F11被清零,DF0和DF1被置1,DF2DF14 被清零。由于DF0被置1,所以时钟信号clk开始输入电路使触发器开始工作,电路进入初始准备工作阶段,当 EN=0 时,逻辑电路开始工作。在电路准备工作阶段,即初始化阶段,J11=QDF1=1,由于 DF2~DF14 还在清零的状态所以它们的输出都是0,当第一个时钟上升沿到来时,F11的输出就变为1即此时F11F0的输出码字变为100…000,同时移位寄存器向右移一位,DF0DF14 的输出码字变为 1010…000。当第二个时钟上升沿到来时,由于QDF2=1,所以此时K11的值就不是保持0不变,而是由VC决定,即K11=VC。根据 JK 触发器的逻辑方程, F11 的输出在此时由K11决定,换一句话说F11的输出在这时候是由VC决定。当 VC=1时,b11=0当VC=0时,b11=1。
以后的工作重复以上过程,直到13个时钟上升沿工作完成后,b11~b0 被完全确定下来后,移位寄存器向右移位,产生一个高电平使EOC=1,这就产生了一个时钟上升沿,该上升沿作用在DF0上,使DF0的输出变为0,这样就使得G1关闭,时钟信号对逻辑电路不起作用。同时由于EOC=1,这就使三态门打开,b11~b0通过三态门输出转换结果 D11~D0,一个模拟量就此转换结束。
逻辑电路并没有使用verilog语言代替,而是实际的全定制数字电路,整体性能可以参考如下:
参数 指标
供电电压 (V) 1.8
分辨率 (bit) 12
ENOB (bit) 10.87
输入信号频率 (Hz) 1.5M
功耗 (mW) 2.84
动态性能需要用matlab跑fft得到,最好用1024个点,但是这样所用的时间和电脑资源比较多,需要自己去重新跑
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