dd3控制器总体设计

一、设计指标:
1、axi接口频率为50mhz、ddr controller控制器频率为100mhz、DDR3 SDRAM频率为400mhz。
2、axi接口数据为128bit,恰好能够在SDRAM的一个周期内写完。
3、支持可变突发长度传输(1-256),
4、支持单个主机读操作outstangding功能
5、支持axi字节掩码操作,
6、支持DDR3 BL8传输特性、不支持BC4传输、
7、支持异步和同步FIFO作为跨时钟域处理单元和换冲单元、
8、支持DDR PHY作为串并转换、

二、系统框图:
dd3控制器总体设计_第1张图片

1、AXI主机:具备AXI协议的主机,发送读写操作;
2、时钟模块:为AXI主机提供50MHZ、控制器100MHZ、以及物理层100MHZ、90°移向的100MHZ、DDR3 SDRAM400MHZ的工作时钟;
3、控制器:用于处理读写命令(包括地址映射、地址对齐、地址分割)、指令重排序、数据缓存、指令控制,从而提高控制器的效率;就并将读写命令转换为满足 ddr3协议时序的指令,发送到物理层。
4、物理层:产生DQS信号,对DQS、ck、DQ相位进行校准,将DDR 控制器送出的命令转化为SDRAM 能够接受的命令;

三、DDR3控制器的总体构架
dd3控制器总体设计_第2张图片

你可能感兴趣的:(DDR3,verilog,fpga开发)