美光DDR5白皮书(第一次翻译，有错漏请指出)

介绍：
DDR5，DDR4的继承者，已经被开发出来，当系统设计者感到在持续技术进步的增长压力时候，提供性能改进——现有内存带宽根本不能跟随内核数不断增长的新处理器模型。
DDR5是第五代双倍速率同步动态随机存储器，从DDR4到DDR5的功能增强是迄今为止最大的。前几代专注于降低功耗，以及由手机和数据中心驱动的应用，DDR5的主要驱动是更大带宽需求。
与DDR4相比，在相等的数据传输速率3200MT/s（兆传输率每秒）下，DDR5系统级仿真实例表明，有1.36倍有效带宽的近似性能提升。在更高传输速率，DDR5-4800，近似性能提升变成1.87倍——几乎是DDR4-3200双倍带宽。

图1：有效带宽：DDR4 VS DDR51
1.资料来源：美光。带宽标准接口x64，64字节随机访问，66%读操作，双Rank x4仿真，16Gb。最优估算，保持改变。
随着数据速率高达6400MT/s和主要架构的提升的驱动，美光DDR5正在推动潜在系统带宽进一步提高。本白皮书讨论DDR5的一些关键架构改进，特别是它们使有效的带宽增长超过DDR4。

满足下一代CPU需求
在系统级，尽管只有适度的时钟速率提升，但是过渡到多核CPU架构就能获得计算性能连年提升。
信号完整性，功率传导，布局复杂性，和其他系统级挑战限制了CPU内核频率的增长。同时，CPU内核数量也持续增长，限制了每个内核的可用内存带宽。新的内存架构区别于DDR4 SDRAM，需要满足下一代每个内核带宽的需求。
下表说明在实际系统中带宽趋势，并显示每个内核的带宽是如何相对稳定，并且开始出现下降趋势。

图2 理论DRAM带宽vs.内核数量趋势图
源：美光。假设100%数据通道利用率（理论带宽）；用于说明目的。

DDR5功能特点
从DDR4过渡到DDR5的表现远远超过典型的DDR SDRAM代际更替。DDR5展示向前迈进的一个主要的步骤，彻底改变整个DDR结构，其首要目标是：增加带宽。
增加数据速率
许多主要功能参数增加和改进使得DDR5的带宽得以增加。其中最主要的是设备数据速率的急剧增长。当DDR4持续增加数据速率从1600MT/s到3200MT/s时，DDR5现在定义数据速率范围从3200MT/s到6400MT/s。独立增加的数据速率，不仅允许当每个CPU的内核数量增长时现有每个内核带宽保持不变（下图红色箭头所示），而且它允许有更大的带宽。
下图包含来自一个仿真负载的数据总线效率（没显示），来计算通过不同DDR4和DDR5数据速率的潜在有效带宽。（这与图2中显示的理论带宽不同）。

图3：DDR5随着内核数的增长保持带宽
来源：美光
令人印象深刻地是，获得I/O开关速率（数据速率）的显著提升，不需要在DQ引脚上的差分信号；DQ总线保持单端，伪漏极开路（POD）。然而，关键的新功能特点能获得更高的数据速率。其中是在DQ接收端上以多路判断反馈均衡器（DFE）的形式增加信号的均衡。通过打开芯片内部的数据眼图中看出，在更高速率下，DFE缓解内部信号干扰（ISI）的影响。
其他新功能特点直接使数据速率增加，包括：
1、占空调节器（DCA）能调整包括DQ和DQS在内部读取路径的占空比。它帮助改正了那些信号经过期间和PCB自动产生的小占空比失真,最终通过控制器优化对DQ和DQS信号接收端的占空比。
2、DQS间歇脉冲震荡电路允许控制器监控由于电压和温度变化造成的DQS时钟树延迟的变化。这使得控制器设计积极地决定是否，或何时重新调校对于保持写时序优化是有益的或是必要性。
3、新的和改进的调校模式，包括新的读前导调校模式，命令和地址调校模式，片选调校模式，和写调整调校模式。写调整调校提供如DDR4一样的能力，允许系统对在模组中CK路径到每个DRAM设备（根据经过模组的fly-by路径的变化）和DQ与DQS路径（短路径）时序的不同进行补偿。此外，DDR5有新的功能来对不匹配DQ-DQS接收端结构进行补偿，使得数据速率更快。
4、带有专用模式寄存器的读调校模型。相关的数据模型包括默认可编程序列模型，一个简单的时钟模型，和一个线性反馈移位寄存器（LFSR）生成的模型，最终为高数据速率提供更多稳定的时序边沿。
5、对命令和地址引脚（VREFCA），片选引脚（VREFCS）的内部参考电压。除了DQ引脚（VREFDQ）内部参考电压改进DQ接收端电压增益外，对于命令/地址和片选引脚的新的内部参考电压改进他们的各自接收端的电压增益，使得设备获得更高的数据速率。
性能的协议特征
除了更高数据速率和对I/O电路系统的改善外，DDR5介绍其他新的与数据速率无关的协议特征，整体提升带宽和性能。比如DDR5 DIMM具有2个40-bit（32位数据+ECC）独立通道。当在DDR5颗粒与一个默认16的脉冲宽度（BL16）相结合时，就允许一个单独脉冲仅使用其中一个独立通道，或仅使用半个DIMM访问64B的数据。随着这两个独立通道提供交叉访问的能力，从而极大改善并发性，本质上转变我们当前知道的8通道系统为16通道系统。

图4：DDR5 DIMM
在DRAM阵列，与DDR4比较，DDR5拥有双倍区块群（BG）数量，保持了区块/区块群的数量一样，这实际上使设备中的区块数量翻倍。这使得对于避免性能降格，控制器关联连续内存访问到同样的区块（比如，造成tCCD_S成为连续访问的限制，而不是更长tCCD_L）。除了同样区块刷新和在命令总线中提升前/后同步信号在命令总线外，有助于缓解DDR4中常见的传统性能瓶颈，改善整个内存接口的有效带宽。

大量全面变革：DDR4 vs. DDR5
除了上面提到的特性，在DDR5中其他特性得到增加和改善，显著地改善设备结构和性能。
表1：DDR4和DDR5 SDRAM之间的设备特性比较

特性	DDR4	DDR5	提升/改进
Data rates	1600-3200MT/s	3200-6400MT/s	提升性能和带宽
VDD/VDDQ/VPP	1.2/1.2/2.5	1.1/1.1/1.8	更低功耗
内部VREF	VREFQ	VREFQ,VREFCA,VREFCS	对于相对应的引脚，内部VERFCA/CS电极显著提升电压增益，使得数据速率更高。通过消除板上外部参考电压的需求，这能节省BOM成本。
颗粒容量	2Gb-16Gb	8Gb-64Gb	更大容量的单晶片颗粒
Prefetch	8n	16n	使得更高数据速率，同时保持与DDR4相类似的内核时钟范围。
DQ接收端均衡器	无	多轨DFE	打开芯片内部DQ数据眼图，直接获得更高数据速率。
占空调节器（DCA）	无	DQS和DQ	通过调整DRAM中所有DQS和DQ引脚的占空周期，使控制器对占空周期失真进行调节。
内部DQS延迟监控	无	DQS间歇脉冲震荡器	基于在DRAM造成的延迟，在电压和温度漂移时，对于控制器决定是否/何时重新调校，它提供了一个方法。为对抗环境改变提供稳定性。
晶元级ECC	无	128b+8b单错误校正码,常温检查和清除	加强芯片内RAS；减少控制器的负担。
CRC（循环冗余校验）	写	读/写	通过保护读数据加强系统RAS
区块群（BG）/区块	4BGx4banks	8 BG x 2 banks (8Gb x4/x8) 4 BG x 2 banks (8Gb x16) 8 BG x 4 banks (16-64Gb x4/x8) 4 BG x 4 banks (16-64Gb x16)	帮助避免从相同连续内存的访问中避免性能降格。
命令和地址接口	ODT,CKE,ACT,RAS,CAS,WE,A	CA<13:0>	需要对于一些命令（不是所有的命令）2个循环，显著减少了CA引脚的数量。
ODT	DQ,DQS,DM/DBI	DQ,DQS,DM,CA总线	CA ODT提供改进信号完整性和对于评估额外端电阻CA总线网络的BOM节省成本。
脉冲宽度	BL8(和BL4)	BL16,BL32(和BC8 OFT,BL32 OTF)	组合2通道DIMM架构，使得64B缓存线路获取，用仅一半DIMM。
MIR（镜像引脚）	无	有	对于翻盖模组和板设计，通过允许更短走线/线头改进DIMM信号。
总线反向	数据总线反向（DBI）	命令/地址线反向（CAI）	在VDDQ电极减少功耗和噪音。
CA调校，CS调校，写调整调校模式	写调整调校模式	CA调校，CS调校，写调整调校模式 在CA和CS引脚上改进时间边沿，使数据速率更高。写调整调校在DDR5对于设备不匹配DQ-DQS路径同样进行补偿，通过短写前码和使用短总线反转更容易支持更快的数据速率。
读调校模式	MPR是可能的	把MR用于序列（用户定义），时钟和LFSR生成的调校模式	把读调校包括MR用于调校模式选择，包括其中使用LFSR来提供PRBS模式。它提供更多可靠的读时间边沿，特别在更高的数据速率。
模式寄存器	7x17bits	高达256x8bits（LPDDR模式读/写）	为新的功能特性支持和改进，根据需要扩展空间。
PRECHARGE命令	所有区块和每个区块	所有区块，每个区块和相同区块	SAME BANK PRECHARGE（PREsb）相同区块预加电使在每个区块群中某个特别区块预加电，保持所有其他区块未加电的激活状态。
REFRESH命令	所有区块	所有区块和相同区块	SAME BANK REFRESH（REFsb）相同区块刷新使在每个区块群中某个特别区块预刷新，保持在区块群中所有其他区块都能自由访问。
回送模式	无	有	使在控制器和DRAM之间DQ和DQS发送信号的测试，当不需要读/写访问时独立于真实内存阵列。

总结
对于增加内存带宽持续增长的需求，且由于需求规模和下一代计算机系统的更高性能目标，为今天系统架构提出一个重要挑战。提出为更高带宽而开发的DDR5 SDRAM，提供大量的改进超过以前历代SDRAM。
凭借一系列强大的新功能和增强功能，美光的DDR5 SDRAM在整体系统性能方面设置了比以往任何时候都高的标准——推进高速传输信号的极限，并直接解决了内存带宽的挑战。

注意：是翻译自美光DDR5白皮书。ddr5_more_than_a_generational_update_wp