Verilog 常用的主要编译指令（`timescale等）

以反引号 ` 开始的某些标识符是 Verilog 系统编译指令（如`timescale 1ns/1ps）。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。

下面介绍下 4 种使用频率较高的编译指令。

A：`define, `undef

B：`ifdef, `ifndef, `elsif, `else, `endif

C：`include

D：`timescale

==============================分割线===============================================================