Verilog 学习笔记（2）——基本语法、数值、数据类型、表达式、编译指令
本章介绍Verilog语句的基本语法，数值表示，数据类型，表达式，编译指令内容。
文章目录
- 2.1 Verilog 基础语法
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- 格式
- 注释
- 标识符与关键字
- 2.2 Verilog 数值表示
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- 数值种类
- 整数数值表示方法
- 实数表示方法
- 字符串表示方法
- 2.3 Verilog 数据类型
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- 线网（wire）
- 寄存器（reg）
- 向量
- 整数，实数，时间，数组，存储器，参数，字符串等寄存器变量
- 2.4 Verilog 表达式
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- 表达式
- 操作数
- 操作符
- 算术操作符
- 关系操作符
- 等价操作符
- 逻辑操作符
- 按位操作符
- 归约操作符
- 移位操作符
- 拼接操作符
- 条件操作符
- 2.5 Verilog 编译指令
-
- `` `define``和`` `undef``
- `` `ifdef``, `` `ifndef``, `` `elsif``, `` `else``, `` `endif``
- `include
- `timescale
- `default_nettype
- `resetall
- `` `celldefine``, `` `endcelldefine``
- `` `unconnected_drive``, `` `nounconnected_drive``
2.1 Verilog 基础语法
格式
Verilog 是区分大小写的。
格式自由，可以在一行内编写，也可跨多行编写。
每个语句必须以分号为结束符。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。
注释
Verilog 注释和C语言一致，有 2 种注释方式:
用 // 进行单行注释，用 /* 与 */ 进行跨行注释。
标识符与关键字
标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。
另外，标识符是区分大小写的。
关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。
Verilog 中关键字全部为小写。
2.2 Verilog 数值表示
数值种类
Verilog HDL 有下列四种基本的值来表示硬件电路中的电平逻辑：
- 0：逻辑 0 或 “假”
- 1：逻辑 1 或 “真”
- x 或 X：未知
- z 或 Z：高阻
x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。
z 意味着信号处于高阻状态，常见于信号（input, reg）没有驱动时的逻辑结果。例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0 。
整数数值表示方法
数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。数值可指明位宽，也可不指明位宽。例如：
指明位宽：
4'b1011 // 4bit 数值
32'h3022_abcd // 32bit 的数值
其中，下划线 _ 是为了增强代码的可读性。
不指明位宽:
一般直接写数字时，默认为十进制表示，例如下面的 3 种写法是等效的：
counter = 'd100 ; //一般会根据编译器自动分频位宽，常见的为32bit
counter = 100 ;
counter = 32'h64 ;
负数表示
通常在表示位宽的数字前面加一个减号来表示负数。例如：
-6'd15
-15
-15 在 5 位二进制中的形式为 5’b10001, 在 6 位二进制中的形式为 6’b11_0001。
实数表示方法
实数表示方法主要有两种方式：
十进制：
123.123
3.0
0.001
科学计数法：
1.5e4 //大小为15000
1_0001e4 //大小为100010000
1E-2 //大小为0.01
字符串表示方法
字符串是由双引号包起来的字符队列。字符串不能多行书写，即字符串中不能包含回车符。Verilog 将字符串当做一系列的单字节 ASCII 字符队列。例如，为存储字符串 “www.csdn.net”, 需要 12*8bit 的存储单元。例如：
reg [0: 14*8-1] str ;
assign str = "www.csdn.net";
2.3 Verilog 数据类型
Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。
线网（wire）
wire 类型表示硬件单元之间的物理连线，由其连接的器件输出端连续驱动。如果没有驱动元件连接到 wire 型变量，缺省值一般为 “Z”。举例如下：
wire interrupt ;
wire flag1, flag2 ;
wire gnd = 1'b0 ;
线网型还有其他数据类型，包括 wand，wor，wri，triand，trior，trireg 等。这些数据类型用的频率不是很高，这里不做介绍。
寄存器（reg）
寄存器（reg）用来表示存储单元，它会保持数据原有的值，直到被改写。声明举例如下：
reg clk_temp;
reg flag1, flag2 ;
例如在 always 块中，寄存器可能被综合成边沿触发器，在组合逻辑中可能被综合成 wire 型变量。寄存器不需要驱动源，也不一定需要时钟信号。在仿真时，寄存器的值可在任意时刻通过赋值操作进行改写。例如：
reg rstn ;
initial begin
rstn = 1'b0 ;
#100 ;
rstn = 1'b1 ;
end
向量
当位宽大于 1 时，wire 或 reg 即可声明为向量的形式。例如：
reg [3:0] counter ; //声明4bit位宽的寄存器counter
wire [32-1:0] gpio_data; //声明32bit位宽的线型变量gpio_data
wire [8:2] addr ; //声明7bit位宽的线型变量addr，位宽范围为8:2
reg [0:31] data ; //声明32bit位宽的寄存器变量data, 最高有效位为0
对于上面的向量，我们可以指定某一位或若干相邻位，作为其他逻辑使用。例如：
wire [9:0] data_low = data[0:9] ;
addr_temp[3:2] = addr[8:7] + 1'b1 ;
Verilog 支持可变的向量域选择，例如:
reg [31:0] data1 ;
reg [3:0] byte1 [7:0];
integer j ;
always@* begin
for (j=0; j<=3;j=j+1) begin
byte1[j] = data1[(j+1)*8-1 : j*8];
//把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
end
end
Verillog 还支持指定 bit 位后固定位宽的向量域选择访问。
- [bit+: width] : 从起始 bit 位开始递增，位宽为 width。
- [bit-: width] : 从起始 bit 位开始递减，位宽为 width。
//下面 2 种赋值是等效的
A = data1[31-: 8] ;
A = data1[31:24] ;
//下面 2 种赋值是等效的
B = data1[0+ : 8] ;
B = data1[0:7] ;
对信号重新进行组合成新的向量时，需要借助大括号。例如：
wire [31:0] temp1, temp2 ;
assign temp1 = {byte1[0][7:0], data1[31:8]}; //数据拼接
assign temp2 = {32{1'b0}}; //赋值32位的数值0
整数，实数，时间，数组，存储器，参数，字符串等寄存器变量
整数，实数，时间等数据类型实际也属于寄存器类型。
整数（integer）
整数类型用关键字 integer 来声明。声明时不用指明位宽，位宽和编译器有关，一般为32 bit。reg 型变量为无符号数，而 integer 型变量为有符号数。例如：
reg [31:0] data1 ;
reg [3:0] byte1 [7:0]; //数组变量，后续介绍
integer j ; //整型变量，用来辅助生成数字电路
always@* begin
for (j=0; j<=3;j=j+1) begin
byte1[j] = data1[(j+1)*8-1 : j*8];
//把data1[7:0]…data1[31:24]依次赋值给byte1[0][7:0]…byte[3][7:0]
end
end
此例中，integer 信号 j 作为辅助信号，将 data1 的数据依次赋值给数组 byte1。综合后实际电路里并没有 j 这个信号，j 只是辅助生成相应的硬件电路。
实数（real）
实数用关键字 real 来声明，可用十进制或科学计数法来表示。实数声明不能带有范围，默认值为 0。如果将一个实数赋值给一个整数，则只有实数的整数部分会赋值给整数。例如：
real data1 ;
integer temp ;
initial begin
data1 = 2e3 ;
data1 = 3.75 ;
end
initial begin
temp = data1 ; //temp 值的大小为3
end
时间（time）
Verilog 使用特殊的时间寄存器 time 型变量，对仿真时间进行保存。其宽度一般为 64 bit，通过调用系统函数 $time 获取当前仿真时间。例如：
time current_time ;
initial begin
#100 ;
current_time = $time ; //current_time 的大小为 100
end
数组
在 Verilog 中允许声明 reg, wire, integer, time, real 及其向量类型的数组。
数组维数没有限制。线网数组也可以用于连接实例模块的端口。数组中的每个元素都可以作为一个标量或者向量，以同样的方式来使用，形如：<数组名>[<下标>]。对于多维数组来讲，用户需要说明其每一维的索引。例如：
integer flag [7:0] ; //8个整数组成的数组
reg [3:0] counter [3:0] ; //由4个4bit计数器组成的数组
wire [7:0] addr_bus [3:0] ; //由4个8bit wire型变量组成的数组
wire data_bit[7:0][5:0] ; //声明1bit wire型变量的二维数组
reg [31:0] data_4d[11:0][3:0][3:0][255:0] ; //声明4维的32bit数据变量数组
下面显示了对数组元素的赋值操作：
flag [1] = 32'd0 ; //将flag数组中第二个元素赋值为32bit的0值
counter[3] = 4'hF ; //将数组counter中第4个元素的值赋值为4bit 十六进制数F，等效于counter[3][3:0] = 4'hF，即可省略宽度;
assign addr_bus[0] = 8'b0 ; //将数组addr_bus中第一个元素的值赋值为0
assign data_bit[0][1] = 1'b1; //将数组data_bit的第1行第2列的元素赋值为1，这里不能省略第二个访问标号，即 assign data_bit[0] = 1'b1; 是非法的。
data_4d[0][0][0][0][15:0] = 15'd3 ; //将数组data_4d中标号为[0][0][0][0]的寄存器单元的15~0bit赋值为3
虽然数组与向量的访问方式在一定程度上类似，但不要将向量和数组混淆。向量是一个单独的元件，位宽为 n；数组由多个元件组成，其中每个元件的位宽为 n 或 1。它们在结构的定义上就有所区别。
存储器
存储器变量就是一种寄存器数组，可用来描述 RAM 或 ROM 的行为。例如：
reg membit[0:255] ; //256bit的1bit存储器
reg [7:0] mem[0:1023] ; //1Kbyte存储器，位宽8bit
mem[511] = 8'b0 ; //令第512个8bit的存储单元值为0
参数
参数用来表示常量，用关键字 parameter 声明，只能赋值一次。例如：
parameter data_width = 10'd32 ;
parameter i=1, j=2, k=3 ;
parameter mem_size = data_width * 10 ;
但是，通过实例化的方式，可以更改参数在模块中的值。此部分以后会介绍。
局部参数用 localparam 来声明，其作用和用法与 parameter 相同，区别在于它的值不能被改变。所以当参数只在本模块中调用时，可用 localparam 来说明。
字符串
字符串保存在 reg 类型的变量中，每个字符占用一个字节（8bit）。因此寄存器变量的宽度应该足够大，以保证不会溢出。
有一些特殊字符在显示字符串中有特殊意义，例如换行符，制表符等。如果需要在字符串中显示这些特殊的字符，则需要在前面加前缀转义字符 \ 。例如下表所示：
| 转义字符 | 显示字符 |
|---|---|
| \n | 换行 |
| \t | 制表符 |
| %% | % |
| \ | \ |
| \ " | " |
| \ooo | 1到3个8进制数字字符 |
其实，在 SystemVerilog（主要用于 Verilog 仿真的编程语言）语言中，已经可以直接用关键字 string 来表示字符串变量类型，这为 Verilog 的仿真带来了极大的便利。
2.4 Verilog 表达式
表达式
表达式由操作符和操作数构成，其目的是根据操作符的意义得到一个计算结果。表达式可以在出现数值的任何地方使用。例如：
a^b ; //a与b进行异或操作
address[9:0] + 10'b1 ; //地址累加
flag1 && flag2 ; //逻辑与操作
操作数
操作数可以是任意的数据类型，只是某些特定的语法结构要求使用特定类型的操作数。
操作数可以为常数，整数，实数，线网，寄存器，时间，位选，域选，存储器及函数调用等。
module test;
//实数
real a, b, c;
c = a + b ;
//寄存器
reg [3:0] cprmu_1, cprmu_2 ;
always @(posedge clk) begin
cprmu_2 = cprmu_1 ^ cprmu_2 ;
end
//函数
reg flag1 ;
flag = calculate_result(A, B);
//非法操作数
reg [3:0] res;
wire [3:0] temp;
always@ （*）begin
res = cprmu_2 – cprmu_1 ;
//temp = cprmu_2 – cprmu_1 ; //不合法，always块里赋值对象不能是wire型
end
endmodule
操作符
Verilog 中提供了大约 9 种操作符，分别是算术、关系、等价、逻辑、按位、归约、移位、拼接、条件操作符。
大部分操作符与 C 语言中类似。同类型操作符之间，除条件操作符从右往左关联，其余操作符都是自左向右关联。圆括号内表达式优先执行。例如下面每组的 2 种写法都是等价的。
A+B-C ;
(A+B）-C ;
A ? B : C ? D : F ;
A ? B : (C ? D : F) ;
(A ? B : C) ? D : F ;
A ? B : C ? D : F ;
不同操作符之间，优先级是不同的。下表列出了操作符优先级从高至低的排列顺序。当没有圆括号时，Verilog 会根据操作符优先级对表达式进行计算。为了避免由操作符优先级导致的计算混乱，在不确定优先级时，建议用圆括号将表达式区分开来。
算术操作符
算术操作符包括单目操作符和双目操作符。
双目操作符对 2 个操作数进行算术运算，包括乘（*）、除（/）、加（+）、减（-）、求幂（**）、取模（%）。
reg [3:0] a, b;
reg [4:0] c ;
a = 4'b1001 ;
b = 4'b0010 ;
c = a+b; //结果为c=b'b1011
c = a/b; //结果为c=4，取整
如果操作数某一位为 X，则计算结果也会全部出现 X。例如：
b = 4'b100x ;
c = a+b ; //结果为c=4'bxxxx
对变量进行声明时，要根据变量的操作符对变量的位宽进行合理声明，不要让结果溢出。上述例子中，相加的 2 个变量位宽为 4bit，那么结果寄存器变量位宽最少为 5bit。否则，高位将被截断，导致结果高位丢失。无符号数乘法时，结果变量位宽应该为 2 个操作数位宽之和。
reg [3:0] mula ;
reg [1:0] mulb;
reg [5:0] res ;
mula = 4'he ;
mulb = 2'h3 ;
res = mula * mulb ; //结果为res=6'h2a, 数据结果没有丢失位数
符号+ 和 - 也可以作为单目操作符来使用，表示操作数的正负性。此类操作符优先级最高。
-4 //表示负4
+3 //表示正3
负数表示时，可以直接在十进制数字前面增加一个减号 -，也可以指定位宽。因为负数使用二进制补码来表示，不指定位宽来表示负数，编译器在转换时，会自动分配位宽，从而导致意想不到的结果。例如：
mula = -4'd4 ;
mulb = 2 ;
res = mula * mulb ; //计算结果为res=-6'd8, 即res=6'h38，正常
res = mula * (-'d4) ; //(4的32次幂-4) * 2, 结果异常
关系操作符
关系操作符有大于（>），小于（<），大于等于（>=），小于等于（<=）。
关系操作符的正常结果有 2 种，真（1）或假（0）。
如果操作数中有一位为 x 或 z，则关系表达式的结果为 x。
A = 4 ;
B = 3 ;
X = 3'b1xx ;
A > B //为真
A <= B //为假
A >= Z //为X，不确定
等价操作符
等价操作符包括逻辑相等（==），逻辑不等（!=），全等，非全等。
等价操作符的正常结果有 2 种：为真（1）或假（0）。
逻辑相等/不等操作符不能比较 x 或 z，当操作数包含一个 x 或 z，则结果为 x。
全等比较时，如果按位比较有相同的 x 或 z，返回结果也可以为 1，即全等比较可比较 x 或 z。所以，全等比较的结果一定不包含 x。举例如下：
A = 4 ;
B = 8'h04 ;
C = 4'bxxxx ;
D = 4'hx ;
A == B //为真
A == (B + 1) //为假
A == C //为X，不确定
A === C //为假，返回值为0
C === D //为真，返回值为1
逻辑操作符
逻辑操作符主要有 3 个：&&（逻辑与）, ||（逻辑或），!（逻辑非）。
逻辑操作符的计算结果是一个 1bit 的值，0 表示假，1 表示真，x 表示不确定。
如果一个操作数不为 0，它等价于逻辑 1；如果一个操作数等于 0，它等价于逻辑 0。如果它任意一位为 x 或 z，它等价于 x。
如果任意一个操作数包含 x，逻辑操作符运算结果不一定为 x。
逻辑操作符的操作数可以为变量，也可以为表达式。例如：
A = 3;
B = 0;
C = 2'b1x ;
A && B // 为假
A || B // 为真
! A // 为假
! B // 为真
A && C // 为X，不确定
A || C // 为真，因为A为真
(A==2) && (! B) //为真，此时第一个操作数为表达式
按位操作符
按位操作符包括：取反（），与（&），或（|），异或（^），同或（^）。
按位操作符对 2 个操作数的每 1bit 数据进行按位操作。
如果 2 个操作数位宽不相等，则用 0 向左扩展补充较短的操作数。
取反操作符只有一个操作数，它对操作数的每 1bit 数据进行取反操作。
A = 4'b0101 ;
B = 4'b1001 ;
C = 4'bx010 ;
~A //4'b1010
A & B //4'b0001
A | B //4'b1101
A^B //4'b1100
A ~^ B //4'b0011
B | C //4'b1011
B&C //4'bx000
归约操作符
归约操作符包括：归约与（&），归约与非，归约或（|），归约或非，归约异或，归约同或（~^）。
归约操作符只有一个操作数，它对这个向量操作数逐位进行操作，最终产生一个 1bit 结果。
逻辑操作符、按位操作符和归约操作符都使用相同的符号表示，因此有时候容易混淆。区分这些操作符的关键是分清操作数的数目，和计算结果的规则。
A = 4'b1010 ;
&A ; //结果为 1 & 0 & 1 & 0 = 1'b0，可用来判断变量A是否全1
~|A ; //结果为 ~(1 | 0 | 1 | 0) = 1'b0, 可用来判断变量A是否为全0
^A ; //结果为 1 ^ 0 ^ 1 ^ 0 = 1'b0
移位操作符
移位操作符包括左移（<<），右移（>>），算术左移（<<<），算术右移（>>>）。
移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。
算术左移和逻辑左移时，右边低位会补 0。
逻辑右移时，左边高位会补 0；而算术右移时，左边高位会补充符号位，以保证数据缩小后值的正确性。
A = 4'b1100 ;
B = 4'b0010 ;
A = A >> 2 ; //结果为 4'b0011
A = A << 1; //结果为 4'b1000
A = A <<< 1 ; //结果为 4'b1000
C = B + (A>>>2); //结果为 2 + (-4/4) = 1, 4'b0001
拼接操作符
拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。
拼接符操作数必须指定位宽，常数的话也需要指定位宽。例如：
A = 4'b1010 ;
B = 1'b1 ;
Y1 = {B, A[3:2], A[0], 4'h3 }; //结果为Y1='b1100_0011
Y2 = {4{B}, 3'd4}; //结果为 Y2=7'b111_1100
Y3 = {32'{1'b0}}; //结果为 Y3=32h0，常用作寄存器初始化时匹配位宽的赋初值
条件操作符
条件表达式有 3 个操作符，结构描述如下：
condition_expression ? true_expression : false_expression
计算时，如果 condition_expression 为真（逻辑值为 1），则运算结果为 true_expression；如果 condition_expression 为假（逻辑值为 0），则计算结果为 false_expression。
assign hsel = (addr[9:8] = 2'b0) ? hsel_p1 : hsel_p2 ;
//当信号 addr 高 2bit 为 0 时，hsel 赋值为 hsel_p1; 否则，将 hsel_p2 赋值给 hsel。
其实，条件表达式类似于 2 路（或多路）选择器，其描述方式完全可以用 if-else 语句代替。
当然条件操作符也能进行嵌套，完成一个多次选择的逻辑。例如：
assign hsel = (addr[9:8] = 2'b00) ? hsel_p1 :
(addr[9:8] = 2'b01) ? hsel_p2 :
(addr[9:8] = 2'b10) ? hsel_p3 :
(addr[9:8] = 2'b11) ? hsel_p4 ;
2.5 Verilog 编译指令
以反引号 `开始的某些标识符是 Verilog 系统编译指令。
编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。
下面介绍下完整的 8 种编译指令，其中前 4 种使用频率较高。
`define和`undef
在编译阶段，`define 用于文本替换，类似于 C 语言中的 #define。
一旦 `define 指令被编译，其在整个编译过程中都会有效。例如，在一个文件中定义：
`define DATA_DW 32
则在另一个文件中也可以直接使用 DATA_DW。
`define S $stop;
//用`S来代替系统函数$stop; (包括分号)
`define WORD_DEF reg [31:0]
//可以用`WORD_DEF来声明32bit寄存器变量
`undef 用来取消之前的宏定义，例如：
`define DATA_DW 32
……
reg [DATA_DW-1:0] data_in ;
……
`undef DATA_DW
……
`ifdef, `ifndef, `elsif, `else, `endif
这些属于条件编译指令。例如下面的例子中，如果定义了 MCU51，则使用第一种参数说明；如果没有定义 MCU、定义了 WINDOW，则使用第二种参数说明；如果 2 个都没有定义，则使用第三种参数说明。
`ifdef MCU51
parameter DATA_DW = 8 ;
`elsif WINDOW
parameter DATA_DW = 64 ;
`else
parameter DATA_DW = 32 ;
`endif
`elsif, `else编译指令对于 `ifdef指令是可选的，即可以只有 `ifdef和 `endif组成一次条件编译指令块。
当然，也可用 `ifndef 来设置条件编译，表示如果没有相关的宏定义，则执行相关语句。
下面例子中，如果定义了 WINDOW，则使用第二种参数说明。如果没有定义 WINDOW，则使用第一种参数说明。
`ifndef WINDOW
parameter DATA_DW = 32 ;
`else
parameter DATA_DW = 64 ;
`endif
`include
使用 `include 可以在编译时将一个 Verilog 文件内嵌到另一个 Verilog 文件中，作用类似于 C 语言中的 #include 结构。该指令通常用于将全局或公用的头文件包含在设计文件里。
文件路径既可以使用相对路径，也可以使用绝对路径。
`include "../../param.v"
`include "header.v"
`timescale
在 Verilog 模型中，时延有具体的单位时间表述，并用 `timescale 编译指令将时间单位与实际时间相关联。
该指令用于定义时延、仿真的单位和精度，格式为：
`timescale time_unit / time_precision
time_unit 表示时间单位，time_precision 表示时间精度，它们均是由数字以及单位 s（秒），ms（毫秒），us（微妙），ns（纳秒），ps（皮秒）和 fs（飞秒）组成。时间精度可以和时间单位一样，但是时间精度大小不能超过时间单位大小，例如下面例子中，输出端 Z 会延迟 5.51ns 输出 A&B 的结果。
`timescale 1ns/100ps //时间单位为1ns，精度为100ps，合法
//`timescale 100ps/1ns //不合法
module AndFunc(Z, A, B);
output Z;
input A, B ;
assign #5.507 Z = A & B
endmodule
在编译过程中，`timescale 指令会影响后面所有模块中的时延值，直至遇到另一个 `timescale 指令或 `resetall 指令。
由于在 Verilog 中没有默认的 `timescale，如果没有指定 `timescale，Verilog 模块就有会继承前面编译模块的 `timescale 参数。有可能导致设计出错。
如果一个设计中的多个模块都带有 `timescale 时，模拟器总是定位在所有模块的最小时延精度上，并且所有时延都相应地换算为最小时延精度，时延单位并不受影响。例如:
`timescale 10ns/1ns
module test;
reg A, B ;
wire OUTZ ;
initial begin
A = 1;
B = 0;
# 1.28 B = 1;
# 3.1 A = 0;
end
AndFunc u_and(OUTZ, A, B) ;
endmodule
在模块 AndFunc 中，5.507 对应 5.51ns。
在模块 test 中，1.28 对应 13ns，3.1 对应 31ns。
但是，当仿真 test 时，由于 AndFunc 中的最小精度为 100ps，因此 test 中的时延精度将进行重新调整。13ns 将对应 130100ps，31ns 将对应 310100ps。仿真时，时延精度也会使用 100ps。仿真时间单位大小没有影响。
如果有并行子模块，子模块间的 `timescale 并不会相互影响。
例如在模块 test 中再例化一个子模块 OrFunc。仿真 test 时，OrFunc 中的 #5.507 延时依然对应 55ns。
//子模块：
`timescale 10ns/1ns //时间单位为1ns，精度为100ps，合法
module OrFunc(Z, A, B);
output Z;
input A, B ;
assign #5.507 Z = A | B
endmodule
//顶层模块：
`timescale 10ns/1ns
module test;
reg A, B ;
wire OUTZ ;
wire OUTX ;
initial begin
A = 1;
B = 0;
# 1.28 B = 1;
# 3.1 A = 0;
end
AndFunc u_and(OUTZ, A, B) ;
OrFunc u_and(OUTX, A, B) ;
endmodule
此例中，仿真 test 时，OrFunc 中的 #5.507 延时依然对应 55ns。
`timescale 的时间精度设置是会影响仿真时间的。时间精度越小，仿真时占用内存越多，实际使用的仿真时间就越长。所以如果没有必要，应尽量将时间精度设置的大一些。
`default_nettype
该指令用于为隐式的线网变量指定为线网类型，即将没有被声明的连线定义为线网类型。
`default_nettype wand
该实例定义后，将不再自动产生 wire 型变量。
例如下面第一种写法编译时不会报 Error，第二种写法编译将不会通过。
//Z1 无定义就使用，系统默认Z1为wire型变量，有 Warning 无 Error
module test_and(
input A,
input B,
output Z);
assign Z1 = A & B ;
endmodule
//Z1无定义就使用，由于编译指令的存在，系统会报Error，从而检查出书写错误
`default_nettype none
module test_and(
input A,
input B,
output Z);
assign Z1 = A & B ;
endmodule
`resetall
该编译器指令将所有的编译指令重新设置为缺省值。
`resetall 可以使得缺省连线类型为线网类型。
当 `resetall加到模块最后时，可以将当前的 `timescale取消防止进一步传递，只保证当前的`timescale 在局部有效，避免 `timescale的错误继承。
`celldefine, `endcelldefine
这两个程序指令用于将模块标记为单元模块，他们包含模块的定义。例如一些与、或、非门，一些 PLL 单元，PAD 模型，以及一些 Analog IP 等。
`celldefine
module (
input clk,
input rst,
output clk_pll,
output flag);
……
endmodule
`endcelldefine
`unconnected_drive, `nounconnected_drive
在模块实例化中，出现在这两个编译指令间的任何未连接的输入端口，为正偏电路状态或者为反偏电路状态。
`unconnected_drive pull1
. . .
/ *在这两个程序指令间的所有未连接的输入端口为正偏电路状态（连接到高电平） * /
`nounconnected_drive
`unconnected_drive pull0
. . .
/ *在这两个程序指令间的所有未连接的输入端口为反偏电路状态（连接到低电平） * /
`nounconnected_drive