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i.MX6ULL 主频和时钟

主要参照《iMX6ULL参考手册》中第10章：Clock and Power Management（时钟和电源管理）。第18章：Clock Controller Module (CCM)（时钟控制器模块）。

一、电源和时钟管理框架

Clock Generation：时钟脉冲振荡（时钟生成）
Control and Status Logic：控制与状态逻辑
Temperature Sensors：温度传感器
Configuration and Status Registers：配置和状态寄存器
Voltage Sensors：电压传感器
PMU(Integrated Power Regulators and Switches)：集成电源稳压器和开关
Clock Root Generation：时钟根生成
Configuration and Status Registers：配置和状态寄存器
Control and Status Logic：控制与状态逻辑
Handshake Logic：握手逻辑

时钟生成和管理子系统的集中组件由以下模块实现：

1、CCM(时钟控制模块):CCM模块提供对主(源级)和次(根级)时钟产生、划分、分布、同步和粗级门禁的控制。有关CCM架构、功能描述和编程模型的信息，请参阅时钟控制器模块(CCM)。

2、LPCG(低功率时钟门控):该模块将时钟分配到SoC中的所有块，并处理块级软件可控和自动时钟门控。有关LPCG架构和功能描述，请参见时钟控制器模块(CCM)。

PMU（电源管理单元）、GPC（通用电源控制器）负责管理电源，不属于时钟控制部分，不进行讨论。

iMX6ULL 系统时钟总结：

1、外部晶振通过时钟脉冲振荡器生成时钟，并输入到时钟控制模块（CCM）。

2、时钟控制模块中时钟根生成器生成根时钟，并输出时钟到低功耗时钟门控模块（LPCG）。

3、低功耗时钟门控模块生成模块时钟，输入到各个模块中。

二、时钟管理

时钟产生和管理系统是围绕CCM和LPCG模块构建的。

SoC环境下时钟管理系统的高层框图如下图所示。

时钟生成的高级框图如下图所示。

三、时钟生成

1、晶振

晶体振荡器模块由高频振荡器(典型频率为24 MHz)和低频实时时钟振荡器(典型频率为32.768 KHz)组成。每一个振荡器都实现为一个偏置放大器，当与合适的外部石英晶体和外部负载电容器结合时，就实现了一个振荡器。

2、PLL

时钟生成部分包括 7 个PLL。为了产生额外的频率，其中 2 个 PLL 配备 4 个PDF。

1、PLL1（ARM_PLL）

此路 PLL 是供ARM内核使用的，通过编程器输出频率可达 1.3 GHz。

2、PLL2（System_PLL or 528_PLL）

此路 PLL 是固定的 22 倍频，不可编程修改。因此，此路 PLL时钟=24MHz * 22 = 528MHz。此 PLL 分出了 4 路 PFD，分别为：PLL2_PFD0~PLL2_PFD3，这 4 路 PFD 和 528_PLL共同作为其它很多外设的根时钟源。通常 528_PLL 和这 4 路 PFD 是 I.MX6U 内部系统总线的时钟源，比如内处理逻辑单元、DDR接口、NAND/NOR接口等等。

3、PLL3（USB1_PLL）

此路 PLL 是固定的20倍频，因此USB1_PLL=24MHz *20=480MHz。此 PLL 也有四路 PFD，为：PLL3_PFD0~PLL3_PFD3。PLL3 要用于USB1PHY，但是其和四路PFD同样也可以作为其他外设的根时钟源。

4、PLL4（Audio PLL）

此路 PLL 用于音频相关的外设，此路 PLL的倍频可以调整，PLL 的输出范围同样也是 650MHz~1300MHz，此路 PLL 在最终输出的时候也可以进行分频，可选 1/2/4 分频。

5、PLL5（Video PLL）

此路 PLL 用于显示相关的外设，比如LCD，此路 PLL 的倍频可以调整，PLL 的输出范围在 650MHz~1300MHz。此路 PLL 在最终输出的时候还可以进行分频， 可选 1/2/4/8/16 分频。

6、PLL6（ENET_PLL）

此路 PLL 固定为 20+5/6 倍频，因此 ENET_PLL=24MHz * (20+5/6) = 500MHz。此路 PLL 用于生成网络所需的时钟，可以在此 PLL 的基础上生成 25/50/100/125MHz的网络时钟。

7、PLL7（USB2_PLL）

此路PLL是给USB2PHY使用的。同样的，此路PLL固定为20倍频，因此也是480MHz。

3、CCM

这个子块提供了控制大部分次级时钟源编程的寄存器，包括主时钟源选择和时钟分频器。时钟根是核心、系统总线(axis、AHB、IPG)和所有其他SoC外围设备的每个独立时钟，其中包括串行时钟、波特时钟和特殊功能时钟。大多数时钟根是特定于每个模块的。

4、LPCG

LPCG块从CCM接收根时钟，并将它们分割为每个块的时钟分支。时钟分支是单独的门控时钟。

四、CCM时钟树

下图显示了CCM的时钟树配置和时钟根。

时钟树分 3 部分，分别是 CLOCK SWITCHER、CLOCK ROOT GENERATOR 和 SYSTEM CLOCKS。

1、时钟选择

时钟切换器(CCM_CLK_SWITCHER)子模块接收 PLL 输出时钟和 PLL 旁路时钟。

2、时钟根生成

时钟根生成器(CCM CLK Root GEN)子模块生成根时钟，并下发到LPCG。

五、时钟配置

1、PLL 时钟设置