Verilog:【0】专栏文章导览

碎碎念:

经过前段时间FOC代码的编写,博主深刻认识到了自己在Verilog的语言基础上面还有非常大的不足。

偶尔摸鱼刷知乎的时候(摸鱼不是重点_(:з)∠)_),看到一位作者提到了Github中有一个非常优秀的开源项目Basic Verilog,里面包含了非常多的常用模块以及脚本的编写,我觉得也非常有学习的必要,因此本文就作为这一系列专栏的第一篇章,来记录一下自己的学习过程!

0 主要思路

开源库地址:https://github.com/pConst/basic_verilog

这个专栏我是这样计划的,首先学习其中的模块部分,并手写一些tb文件给出仿真的结果。并针对其中一些特殊的写法,进行介绍和总结。

希望可以坚持下去,下面就是整个专栏的文章目录啦,之后我会持续进行更新的,目前这个专栏暂定为两天一篇的更新频率,希望大家多多关注!

1 文章目录

Verilog:【1】时钟分频电路(clk_divider.sv)

Verilog:【2】伪随机数生成器(c_rand.v)

Verilog:【3】边沿检测器(edge_detect.sv)

Verilog:【4】脉冲发生器(pulse_gen.sv)

Verilog:【5】脉冲展宽器(pulse_stretch.sv)

Verilog:【6】PWM调制器(pwm_modulator.sv)

Verilog:【7】超详细WaveDrom教程,时序图绘制利器,看这一篇就够了。

你可能感兴趣的:(Basic,Verilog,修炼足迹,fpga开发)