计算机组成与结构：运算器组成实验（实验三）

1.在Logisim中设计8位可控加减法电路。

2.在4位先行进位CLA74182电路已给定的情况下，设计实现4位快速加法器。

3.在4位CLA74182电路已给定的情况下，设计实现16位快速加法器

4.在Logisim中设计 无符号5位阵列乘法器

思考题

4位快速加法器与4位串行加法器相比，其时间性能上提升了多少？
答：设每个逻辑门运算时间为t，四位并行加法器得到每位需要经过四个逻辑门运算，故所需时间为4t，对于四位串行加法器，一位全加器需要的时间为3t，总时间需要12t，故时间性能上提升了三倍。