【EDA Tools】VCS & Verdi 联合仿真总结

1. VCS 介绍

VCS是编译型 Verilog 模拟器，它完全支持 OVI 标准的 Verilog HDL 语言、PLI 和 SDF。VCS 具有行业中较高的模拟性能，其出色的内存管理能力足以支持千万门级的 ASIC 设计，而其模拟精度也完全满足深亚微米 ASIC Sign-Off 的要求。

VCS 对文件的处理主要分为以下几个部分：

• 原始的 .v 文件输入。

• 转换成 .c 文件。

• 编译成可执行的二进制文件。

• 最后生成 simv，即可查看仿真的结果。

VCS 有三步法和两步法，三步法用于仿真混合语言，比如 Verilog 和 VHDL 的混合，而两步法用于仿真单种语言，一般都只仿真 Verilog 语言，因此这里只介绍两步法。