vivado学习——添加约束和生产bit文件

添加约束文件，是将FPGA的引脚和相应的电平信息添加到工程中去。

生产bit文件，是为了在线调试。

打开工程

点击PROJECT MANAGER——IMPLEMENTATION——Run Implementation，

Missing Synthesis Results

点击OK，

Lauch Runs

点击OK，等待N分钟后，

Implementation Completed

点击OK，

I/O Ports

点击Windows下的I/O Ports，

I/O Ports

在I/O Ports中选择各个Ports对应的引脚号和电平，

Generate Bitstream

点击PROJECT MANAGER——PROGRAM AND DEBUG——Generate Bitstream，

Save Project

点击Save，

点击OK，

Save Constraints

在File name中填写约束文件名称，点击OK，

Synthesis is Out-of-date

点击Yes，

Lauch Runs

点击OK，

Bitstream Generation Completed

点击OK，产生Bit文件。