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基于APRX并行架构的高速QPSK解调实现(FPGA实现篇)

在上一篇中，我们主要讲了基于APRX并行架构的高速QPSK解调实现Matlab仿真，在本篇中将讲解高速QPSK并行FPGA实现，需要完整工程代码的读者可以联系作者。

基于APRX并行架构的高速QPSK解调实现(FPGA实现篇)_第1张图片

图1 并行全数字QPSK接收机实现架构

1. 高速接口与数字下变频器

在本方案中，解调器选择ADI的AD芯片，该ADC芯片在进行2Gsps的直接中频采样后，数据以500MHz速度4路并行输入至FPGA中。为了在FPGA中以较低的速率处理数据，需要对ADC采集到的数据再进行串并转换。由于在本方案中采用的是Xilinx FPGA芯片，其内部具有输入串并转换硬件模块(ISERDES),可轻松实现高速接口数据的串并转换。在FPGA内利用ISERDES将4路500MHz数据以1:8串并转换为32路62.5Mhz数据，并进行数据的重排。如图2所示

             

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