FPGA自学之路13(pll锁相环ip核)

pll锁相环ip核可以理解成一个封好的黑盒，通入基础时钟信号，可以输出各种时钟信号，可以实现任意分频，相位，调整占空比的功能。这里pll锁相环输出的时钟信号是要经过全局时钟网络的，是不存在延时的。

下面划线处是进入ip核创建，赋值，编辑的地方。

 这边选择第一个创建一个ip核

 搜索pll，选择io口下面那个ALTPLL。右上角是选择所属芯片和语言，以及ip核存放位置，这边建议专门新建一个ip核文件夹用来存放。

 然后进入填写参数界面，总共5大块，第一处划线是你芯片的速度等级，第二处是输入的基础时钟信号频率，再下面是选择模式，有好几种芯片手册上都有详细介绍，这边选择nomal模式。然后下一步

 这里勾选locked信号，高电平开始工作，低电平pll锁相环不输出信号。上面还有复位信号arest等可以勾选，这里不勾选。下一步 

 这里直接自动下一步

 都直接默认下一步，直接进入第三个模块设置参数，总共可以设置5个输出从clkc0到c4，然后左边是你设置想要的频率，右边是实际能输出的频率。下面clock phase shift 是相位偏移量，再下面是高电平占空比调整。这里想要的频率设置要是设置成带有小数的，实际就有可能会不一致，有偏差。这是锁相环底层的乘法因子和除法因子除不尽造成的。

 第四个也默认都不要，第五个界面是输出的文件，默认会带两个，其余看你自己需求。例如要实例引用就输出那个inst文件，后面可以直接例化使用输出的时钟信号。

 创建好了在工程里面就会有它

 pll锁相环ip核是有数量限制的，我这款芯片就带有两个，用一个少一个。

 然后用的话，直接实例引用就可以直接拿来用了。有pll锁相环，就不用再苦哈哈的用计数器写分频降频了。不过要是pll锁相环ip核不够用，那还得自己再写了。