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硬件设计过程FPGA时钟引脚注意事项

在设计原理图的时候，对于接收时钟，应该尽量分配到FPGA的时钟引脚，且为P端。

通常FPGA的时钟引脚为：后缀为SRCC或MRCC的IO，如下图所示。

硬件设计过程FPGA时钟引脚注意事项_第1张图片

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