Xilinx Transceiver与ibert

一、简介

1.1 不同Transceivers线速率

• Ultrascale:

        GTY transceivers：线速率 500Mb/s ~ 30.5Gb/s

        GTH transceivers：线速率 500Mb/s ~ 16.375Gb/s

• 7 series:

 

        GTH transceivers：线速率 500Mb/s ~ 13.1Gb/s

        GTX transceivers：线速率 500Mb/s ~ 12.5Gb/s

        GTP tansceivers：线速率 500Mb/s ~ 6.6Gb/s

1.2 Transceiver结构

        通常所说的Transceiver就是指一个Transceiver Quad，以Ultrascale的GTH Transceiver Quad为例，它的一个Transceiver（一个Quad）由两部分组成：

（1）4条lane（GTH3/4_CHANNEL）

（2）GTH3/4_COMMON，包含两个时钟：QPLL0和QPLL1

         A7的GTP：

 

二、A7开发板Transceivers资源连接

2.1 型号

        XC7A35TFGG484-2-E

2.2 Transceiver资源

        此型号只有一个Transceiver GTP Quad资源，位于bank216，共4条lane和1个GTPE2_COMMON：

2.3 板卡资源分配

        光口占用的2条lane和clock：

         PCIe（Gen2*2）占用的2条lane和clock：

三、ibert光口自测

3.1 SFP接口电路

 

        这里要注意TX_diable引脚，电路上默认上拉，表示禁用TX功能。我们要用iber进行回环自测，需要开启TX，所以要在软件上拉低TX_disable引脚。

 3.2 光口Transceiver时钟

         外接125MHz差分时钟。

3.3 IP核配置

         A7 35T最大可配线速率为6.25Gbps，参考时钟外接125MHz，PLL可以使用PLL0或者PLL1均可。

        开发板的125MHz差分时钟连接在MGTREFCLK1上，TXURCLK在同一个Quad内的4条lane之间是共享的，所以这里的通道可以任选。

        时钟使用接在Quad216 MGTREFCLK1时钟，作为ibert内部逻辑的工作使用，不再使用额外的外部时钟。

3.4 ibert误码率测试

四、Quad中lane的结构

        Quad中的lane（GTPE2_CHANNEL）包含两个子层，PCS和PMA，在ibert自测中可以对这两个子层进行回环测试。

（1）PCS（物理编码子层）

        包含8B/10B的编解码、缓冲区、通道绑定和时钟修正等电路

（2）PMA（物理媒介连接子层）

        主要进行串并/并串转换、预加重、去加重、串行数据的发送和数据时钟的提取。

 五、Loopback说明

        aurora支持loopback回环测试，包括近端（Near-End PCS和Near-End PMA）、远端（Far-End PMA和Far-End PCS），分别对应途中的路径1、路径2、路径3、路径4。其中路径1和路径2属于同一条Lane，路径3和路径4属于同一条Lane。至于[2:0] loopback寄存器，与路径之间的映射关系如下表：

[2:0] loopback	3'b001	3'b010	3'b100	3'b110	3'b000
路径	1 Near-End PCS	2 Near-End PMA	3 Far-End PMA	4 Far-End PCS	Normal