冗余和顶板采样

主要是两个bug：

1、冗余

我把老师v2电路在mbs端加了冗余，原来的比例是1 2 4— 1 1 2 4 8 改成 1 2 4 — 1 1 2 2 4 6 8 ，增加了两位。译码的时候按 2 4 8 16 32 32 64 96 128 的权重译码。但实际的波形反而更差很多：

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这是不加冗余的采样：

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我不太清楚是电路的问题，还是译码的问题，还是其他bug？

2、顶板采样

在老师的SC_DAC电路上做了简单的修改：(有些简单粗暴)

先

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后

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功能上似乎没错，但采样的周期还是4个（我这里先用4bitADC测试），顶板采样据说可以少一个周期，我不知该如何重新设计时序控制?