RISC-V SoC设计—SRAM定制

超低功耗、小面积RISC-V CPU需要ILM SRAM、DLM SRAM。

本SoC设计指标：

ILM SRAM：64KB，LD/ST指令可访问，即可作为data sram。

DLM SRAM：256KB+64KB

共计384KB SRAM

Memory Compiler定制

采用Artisan公司提供的Memory Compiler定制如下

number of words：RAM深度

number of bits：RAM宽度

Library Compiler .lib转.db

Synopsys DC K2015.06及以后版本不再支持.lib转.db功能，而Foundry提供定制SRAM的Memory Compiler通常只能生成.lib文件，因此需要用从Synopsys DC工具独立出来的Library Compiler工具将.lib文转为.db文件。

值得吐槽的是，Synopsys ICC也需要依赖MilkWay工具将LEF转成的MilkWay的CEL/FRAME VIEW，而Cadence innovus即可直接使用LEF，提高了效率并减少了中间环节犯错的可能，设计流程简洁化是孜孜以求的目标。

LC的使用步骤：

• 启动LC：lc_shell

• read_lib  xxx.lib

读过程中有Warning:does not have a internal power group，可忽略，但一定要看到“Technology library ‘xxx’ read successfully”。

• write_lib -format db -output xxx.db  xxx(lib name)

产生的db文件即可用于DC逻辑综合，至于Vendor提供的Memory Compiler则是多种多样的，无论GUI模式、Batch模式都可以快捷生成SRAM.lib文件。

散发下思绪，如下图所示，6T SRAM由M1、M2组成一个inverter，由M3、M4组成另一个inverter，这俩个inverter的output分别接到另一个inverter的input，构成一个latch，从而可以将数据锁住，而M5、M6则是WL开关，一起打开关闭。

连接到M5、M6的gate信号是word line(缩写成WL)，是用来控制SRAM bit-cell的开关信号，M5、M6一起打开或关闭。M5、M6的Drain端是读出或写入的bit line(缩写成BL)。若要写入1，则BL驱动电压为VDD；若要写入0，则BL驱动电压为0。

那么DRAM的原理呢？后面在介绍SDRAM控制器设计原理。

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