基于FPGA的RISC_V五级流水设计----初章

RISC_V设计

RISC_V是现在非常火的一种新处理器架构，而RISC_V指令系统是开源的，其开源化的发展相比与ARM更加受到人们青睐。我的这次设计参考**计算机组成与设计（Risc_v)**一书.risc_v有32位和64位，有单周期和流水线。本次设计为五级流水设计。设计中问题或者需要源码的可以留言。

确定指令集系统

完整的指令非常多，而我们初学者只需要把每个类型的指令包含即可。大致有R型、I型、S型、SB型、U型、UJ型等。

指令格式可以参考上图。

指令的操作码参考可以看上图。

RISC_V架构

单周期的处理器是没有灵魂的，流水线思想不仅用在处理器，还可以用在其他地方，其可以提高处理器的性能。那是如何增加的呢？流水线增加了可以同时执行的指令数目，以及指令开始和结束的速率。但流水线并不能减少单条指令的执行时间。然而流水线的设计使结构变的更加复杂，必然要解决结构冒险，控制冒险和数据冒险。增加分支预测和前递能够保证提高计算机的性能。

数据通路

无论设计实现何种功能，大家都需要知道设计的整体的架构，例如，本次riscv的设计，需要大家提前知道设计cpu执行指令的数据通路，对数据通路越熟悉，RTL级的描述就会更加清楚。这里对数据通路就不详细讲解了，大家想要学习的可以自己看上述提到那本书。我的数据通路如下（仅供参考）

这是我本次设计的数据通过，在后续文章中会以此图作为依据，进行设计。