处理器架构 (五) armv4v5v6 架构参考手册(1) 总介及cpu架构

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DDI0100I_armv5_architecture_reference_manual 分为几个部分
	cpu 架构
	内存及系统架构
	VFP架构
	调试架构

CPU架构(part A)

cpu架构
	arm架构介绍
		实现体积小、性能高和非常低的功耗仍然是ARM体系结构开发中的关键属性。
		对基本RISC架构的这些增强使ARM处理器能够在高性能、小代码、低功耗和小硅面积之间实现良好的平衡。

		ARM寄存器
			R0-R7 R8-R12 R13-R15 CPSR SPSR
		异常及处理器模式

			复位后直接进入 管理模式

			ARM处理器状态下,在7种处理器模式
			ARM处理器状态下, system 和 user 模式 有 r0-r15 及 cpsr 寄存器 , 其他5个异常模式 除了 这17个,还有一个spsr寄存器
			这些寄存器保存了当前处理器状态,当前处理器状态只存在于这些寄存器中.

			七个异常对应5种异常处理器模式(特权)
				reset 和 swi 										共享 SVC异常模式
				data abort 和 Prefetch Abort 						共享 ABT异常模式
				attempted execution of an Undefined instruction 	UND异常模式  // Thumb指令集没有在ARMv5的非T变体上实现。如果通过在这些体系结构变体上设置T==1来选择Thumb指令集，则执行的下一条指令将导致未定义的指令异常（请参阅第A2-19页的未定义指令异常）。
				IRQ, normal interrupt 								IRQ异常模式
				FIQ, fast interrupt 								FIQ异常模式
			还有2个非异常处理器模式
				user模式(非特权)和 system模式(特权)
		ARM指令集及分类
		THUMB指令集及分类

	编程模型
		数据类型
			字(32bit) 半字(16bit) byte(8bit)
		处理器模式
			7种
		寄存器总介
			37个,分别对应7种处理器模式
		通用寄存器
			R0-R7
			R8-R12
			R13
			R14
			R15
		程序状态寄存器
			CPSR
			SPSR
		异常
			7种异常
		大小端
		非对齐访问
		同步原语
			read-locked-write operations 
				// swap register contents with memory 
				// SWP and SWPB instructions
				//  support basic busy/free semaphore mechanisms, but not mechanisms that require calculation to be performed on the semaphore between the read and write phases
			a new mechanism to support more comprehensive non-blocking shared-memory synchronization primitives
				// LDREX 
				// STREX 
		Jazelle 扩展
		饱和整数算法
		运行状态
			armv6有两种执行状态，arm和thumb。
			//cpsr 的 T
			// 0:arm
			// 1:thumb
			// 应该reset 是 arm 状态
			// 异常时,cpsr 中的 T 被置位 0 , 也就是 进入arm state
		
	arm指令集
	arm寻址模式
	thumb指令集