以太网PCB布局布线

我们现今使用的网络接口均为以太网接口，目前大部分处理器都支持以太网口。目前以太网按照速率主要包括10M、10/100M、1000M三种接口，10M应用已经很少，基本为10/100M所代替。目前以太网接口类型主要采用双绞线的RJ45接口，且基本应用于工控领域，因工控领域的特殊性，所以我们对以太网的器件选型以及PCB设计相当考究。从硬件的角度看，以太网接口电路主要由MAC(Media Access Controlleroler)控制和物理层接口(Physical Layer，PHY)两大部分构成。大部分处理器内部包含了以太网MAC控制，但并不提供物理层接口，故需外接一片物理芯片以提供以太网的接入通道。面对如此复杂的接口电路，相信各位硬件工程师们都想知道该硬件电路如何在PCB上实现。

下图 1以太网的典型应用。我们的PCB设计基本是按照这个框图来布局布线，下面我们就以这个框图详解以太网有关的布局布线要点。

1. 图 2网口变压器没有集成在网口连接器里的参考电路PCB布局、布线图，下面就以图 2介绍以太网电路的布局、布线需注意的要点。

　　a) RJ45和变压器之间的距离尽可能的短，晶振远离接口、PCB边缘和其他的高频设备、走线或磁性元件周围，PHY层芯片和变压器之间的距离尽可能短，但有时为了顾全整体布局，这一点可能比较难满足，但他们之间的距离最大约10~12cm，器件布局的原则是通常按照信号流向放置，切不可绕来绕去;

b) PHY层芯片的电源滤波按照要芯片要求设计，通常每个电源端都需放置一个退耦电容，他们可以为信号提供一个低阻抗通路，减小电源和地平面间的谐振，为了让电容起到去耦和旁路的作用，故要保证退耦和旁路电容由电容、走线、过孔、焊盘组成的环路面积尽量小，保证引线电感尽量小;

c) 网口变压器PHY层芯片侧中心抽头对地的滤波电容要尽量靠近变压器管脚，保证引线最短，分布电感最小;

d) 网口变压器接口侧的共模电阻和高压电容靠近中心抽头放置，走线短而粗(≥15mil);

e) 变压器的两边需要割地：即RJ45连接座和变压器的次级线圈用单独的隔离地，隔离区域100mil以上，且在这个隔离区域下没有电源和地层存在。这样做分割处理，就是为了达到初、次级的隔离，控制源端的干扰通过参考平面耦合到次级;

f) 指示灯的电源线和驱动信号线相邻走线，尽量减小环路面积。指示灯和差分线要进行必要的隔离，两者要保证足够的距离，如有空间可用GND隔开;

g) 用于连接GND和PGND的电阻及电容需放置地分割区域。

2. 以太网的信号线是以差分对(Rx±、Tx±)的形式存在，差分线具有很强共模抑制能力，抗干扰能力强，但是如果布线不当，将会带来严重的信号完整性问题。下面我们来一一介绍差分线的处理要点：

a) 优先绘制Rx±、Tx±差分对，尽量保持差分对平行、等长、短距，避免过孔、交叉。由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里;

b) 当速度要求高时需对Rx±、Tx±差分对进行阻抗控制，通常阻抗控制在100Ω±10%;

c) 差分信号终端电阻(49.9Ω，有的PHY层芯片可能没有)必须靠近PHY层芯片的Rx±、Tx±管脚放置，这样能更好的消除通信电缆中的信号反射;

d) 差分线对上的滤波电容必须对称放置，否则差模可能转成共模，带来共模噪声，且其走线时不能有stub ，这样才能对高频噪声有良好的抑制能力。

3. 变压器集成在连接器的以太网电路的PCB布局、布线较不集成的相对简单很多，下图 3是采用一体化连接器的网口电路的PCB布局、布线参考图：

图 3一体化连接器的网口PCB布局、布线参考图

从上图可以看出，图 3和图 1的不同之处在于少了网口变压器，其它大体相同。不同之处主要体现在网口变压器已集成至连接器里，所以地平面无需进行分割处理，但我们依然需要将一体化连机器的外壳连接到连续的地平面上。

以太网物理层接口器件过来的信号接往RJ45网口插座时需要注意：金属机壳以及与印制板相连的金属前面板应与印制板内部电路（包括信号和地线层）隔离至少 5mm 以上，印制板静电电流泄放通路的地应优先选择机壳地，板上的金属部件和金属接插件能就近接机壳的应就近接机壳，无法就近接机壳的接静电保护地环或工作地,工作地应是大面积的地层。

1. 晶体/振荡器的时钟源和数字信号的开关噪声应保持距离的MDI0 ±，MDI1 ±，MDI2 ± MDI3 ±差分对。此外，晶体/振荡器可漫步电容和其他信号的噪声敏感，最好是远离I / O端口，高频信号的痕迹，磁场，电路板的边缘，等部署的结晶。

2. 以太网磁应尽可能接近尽可能RJ - 45接口。

3. 千兆以太网PHY应放在尽可能接近的磁性。如果PCB的布局上有一定的局限性，从千兆以太网PHY的磁迹线长度不应该超过5英寸。

4. MDI0 ± MDI1 ± MDI2 ± MDI3 ±差分对应该尽可能接近路由。道间距D1之间MDI0 +和MDI0（或之间MDI1 +和MDI1，MDI2 +和MDI2，MDI3 +和MDI3）对应该在8〜10密耳。走线的宽度应相应调整，以产生所需的微量元素阻抗。

5. 间距D2应大于200密尔。如果PCB的布局实在是难以满足这一要求，首长级薪级第2点的间距应尽可能大。

6. 路线MDI0 ±，MDI1 ± MDI2 ± MDI3 ±差分对尽量伸直，并保持在差分对并行。

7. 保持之间MDI0的走线长度的差异和MDI0（或之间MDI1 +和MDI1，MDI2 +和MDI2，MDI3 +和MDI3）一双700密耳内。

8. 终止电阻49.9Ω和电容的MDI0 ±，MDI1 ±，MDI2 ±和MDI3 ±差分对应该放在尽可能接近磁和跟踪应少于400密尔。

9.路线MDI0 ±，MDI1 ± MDI2 ± MDI3 ±差分对运行对称的，平等的长度，并尽可能接近。

10.避免使用过孔上的MDI0痕迹± MDI1 ±，MDI2 ± MDI3 ±差分对。如果PCB的布局确实需要使用差分对通孔，请匹配的通孔，以保持平衡差分对。

11.电源平面和数字地平面不应该划归磁性和RJ - 45接口。

12.直角，避免路由信号的跟踪，而不是，信号线应与多个45˚角路由。

MII 接口包含两种接口：SMII 和 SSMII

SMII 布局布线遵循下列原则：

1. TX_RXCLK 和 TX_RXSYNC 与其它信号间要求满足 3W 原则；

2. 收和发分为两组信号，每组信号间要尽量等长，走相同布线层，误差小于 100mil；

3. TX_RXCLK 优先采用带状线，布线尽量同层；

4. 保证所有信号有完整的参考地平面；

5. 布线的长度小于 10cm（不经过连接器）；

6. 阻抗要求 50ohm +/-10%；

7. 布线拓扑：当端口数多于 1 个以上，TXD+/-一组信号和 RXD+/-一组信号分别并行走线

8. 过孔要求尽量少。

SSMII 接口布线遵循如下原则：

1. 走线一般要求参考 SMII 布局布线要求。

2. 一般驱动端的内阻为 17 欧姆，因此需要在驱动端串接 33 欧姆的电阻，此电阻离驱动端越近越好。

3. 线长要求：RX CLK 和 TX CLK 的长度差在 250MIL 以内。

4. 所有 INPUT 信号或 OUTPUT 信号，走相同布线层线长差必须在 200MIL 以内。

5. 所有信号的总长不能超过 15 英寸。

参考文章
http://www.elecfans.com/d/834778.html
http://www.elecfans.com/d/871684.html