Verilog的各种赋值

Verilog中的赋值主要有三种，连续赋值、过程赋值以及过程连续赋值。
最常见的赋值对象主要是wire型变量和reg型变量，reg型变量一般在过程语句块中赋值，而对于wire型变量需要注意的是，wire型变量没有存储功能，所以需要连续赋值，因此在很多例子中会引入中间变量（一般为reg型）来确定wire型变量的值。

1）连续赋值

用于对wire型变量赋值，符号用"assign"表示，格式如下，其中LHS（left hand side）指左侧，RHS（right hand side）指右侧

assign     LHS_target = RHS_expression；

LHS必须是一个标量，或者线性变量，
RHS的类型没有要求，可以是标量或线型或存器向量，也可以是函数调用。

2）过程赋值

在initial 或 always过程语句块中的赋值，赋值对象需要是寄存器、整数、实数等类型。分为阻塞赋值和非阻塞赋值两种。

阻塞赋值

阻塞赋值用等号“=”来表示，阻塞的意思是会阻塞下一个语句的执行，也就是说阻塞赋值属于顺序执行语句。

非阻塞赋值

非阻塞赋值用小于号和等号表示“<=”，非阻塞相较于阻塞就是不会影响其他语句的执行，也就是说非阻塞赋值属于并行执行语句。

可以举一个简单的例子理解，需求是交换两个寄存器a、b的值。
由于两个always语句块是同时执行的，如果使用阻塞赋值，会导致无法正确判断执行顺序，导致冲突。如果使用非阻塞赋值，两个赋值语句是并行执行的，其RHS都是上一个时钟周期的旧值，所以可以完美实现需求。

always @(posedge clk) begin
    a = b ;
end
 
always @(posedge clk) begin
    b = a;
end

always @(posedge clk) begin
    a <= b ;
end
 
always @(posedge clk) begin
    b <= a;
end

3）过程连续赋值

过程连续赋值属于过程赋值的一种，也是在initial和always语句块中使用assign - deassign、force - release的赋值语句。这样的赋值语句会改变所有在其他地方对wire或reg 的赋值，也就是不管你在其他任何地方改变了LHS的值，也会被直接改写。

assign & deassign

需要注意的是，这一对过程连续赋值语句的赋值对象（LHS）寄存器或寄存器组，不可以是wire变量。下面举一个带复位端的D触发器的例子便于理解：

module dff_assign(
    input       rstn,
    input       clk,
    input       D,
    output reg  Q
 );
 
    always @(posedge clk) begin
        Q <= D ;       //Q = D at posedge of clock
    end
 
    always @(negedge rstn) begin
        if(!rstn) begin
            assign Q = 1'b0 ; //change Q value when reset effective
        end
        else begin        //cancel the Q value overlay,
            deassign Q ;  //and Q remains 0-value until the coming of clock posedge
        end
    end
 
endmodule

复位信号为 0 时，Q 端被 assign 语句赋值，始终输出为 0。
复位信号为 1 时，Q 端被 deassign 语句取消赋值，在时钟上升沿被重新赋值。
ps. 值得一提的是，在QuartusⅡ13.1.0中这样的写法综合时会报错：
Procedural Continuous Assignment to register is not supported
虽然在Verilog这样的写法是合法的，但是Quartus并不支持，可以改写成if条件判断 + 过程赋值语句的写法。

module dff_normal(
    input       rstn,
    input       clk,
    input       D,
    output reg  Q
 );

    always @(posedge clk or negedge rstn) begin
        if(!rstn) begin   //Q = 0 after reset effective
            Q <= 1'b0;
        end
        else begin
            Q <= D ;       //Q = D at posedge of clock
        end
    end

endmodule

force & release

这一对过程连续赋值语句相较于assign&deassign的区别是，赋值对象（LHS）可以是reg型变量，也可以是wire型变量。但是由于是无条件强制赋值，一般多用于交互式调试过程，不要在设计模块中使用。
对于reg型：
当 force 作用在寄存器上时，寄存器当前值被覆盖；release 时该寄存器值将继续保留强制赋值时的值。之后，该寄存器的值可以被原有的过程赋值语句改变。
对于wire型：
当 force 作用在线网上时，线网值也会被强制赋值。但是，一旦 release 该线网型变量，其值马上变为原有的驱动值。

本文参考：https://www.runoob.com/w3cnote/verilog-deassign.html