Chapter6 CMOS组合逻辑门设计

Chapter 6 CMOS组合逻辑门设计

• 深入讨论CMOS逻辑系列——静态和动态、传输晶体管、无比和有比逻辑
• 优化逻辑门的面积、速度、能量或稳定性
• 低功耗高性能的电路设计技术

6.1 引言

门电路从高层次上分为组合逻辑电路(非再生电路)和时序电路(再生电路)：

• Combinational logic circuits：假设有足够的时间使逻辑门稳定下来，在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回至输入的连接。
• Sequential logic circuits: 输出不仅取决于当前的输入值，也取决于原先的输入值。换言之，一个时序电路能记住改系统过去的一些历史，即它具有记忆功能。可以通过把一个或多个输出连回到某些输入来实现。

评价指标： 面积、速度、能量和功率 (和Chapter5的反相器一样，因为CMOS反相器是最简单的组合逻辑门，由反相器可以延申至任意数字门)

CMOS组合逻辑门分类		Advantage	Disvantage
静态组合逻辑电路	互补CMOS	全逻辑摆幅，输出与器件尺寸无关，高噪声容限	MOS管所需数目最多2N
	有比逻辑	MOS管所需数目为N+1	输出与器件尺寸有关，
	传输管逻辑	将MOS管的栅和源漏都作为逻辑输入	静态功耗
动态组合逻辑电路	动态CMOS

6.2 静态CMOS设计

基本优点：良好的稳定性(即对噪声的灵敏度低)、良好的性能以及低功耗(没有静态功耗)——可以参考CMOS反相器

• At every point in time(except during the switching transients) each gate output is connected to either V_DD or V_ss via a low-resistive path.

• The outputs of the gates assume at all times the value of the Boolean function, implemented by the circuit (ignoring, once again, the transient effects during switching periods).

• This is in contrast to the dynamic circuit class, which relies on temporary storage of signal values on the capacitance of high impedance circuit nodes.

6.2.1 互补CMOS

concept: 静态CMOS门是上拉网络(PUN)和下拉网络(PDN)的组合，如图Fig6.2

• 图中，F是由N个输入逻辑变量构成的逻辑函数，F由2N个MOS管实现(PUN-N个pmos, PDN-N个noms)。
• PUN的作用：每当逻辑门的输出意味着逻辑1时(取决于输入)它将提供一条在输出和V_DD 之间的通路。
• PDN的作用：每当逻辑门的输出意味着逻辑0时把输出连至V_SS。
• PUN和PDN网络是以相互排斥的方式构成的，即在稳定状态时两个网络中有且仅有一个导通。这样，一旦瞬态过程完成，总有一条路径存在于V_DD 和输出端F之间(即高电平输出"1")或存在于V_SS 和输出端F之间(即低电平输出"0")。这就是说，在稳定状态时输出结点总是一个低阻结点。

Designer在构成PUN和PDN网络时需要记住的规则：

• MOS管可以等效为一个由其G端的输入信号控制的开关。当输入信号In_i 为高时，对应的PUN中的NMOS_i 开关闭合导通；当输入信号为低时，对应的PUN中的PMOS_i 开关闭合导通。也即，PDN实现的是正逻辑，PUN实现的是反逻辑。
• PUN由PMOS构成，而PDN由NMOS构成。For Threshold Drops, PMOS传强"1"弱"0"，而NOMS传强"0"弱"1"。
• 这一互补门在本质上是反相的，只能实现如NAND、NOR及XNOR这样的功能。用单独以及来实现非反相的布尔函数(如AND、OR或XOR)是不可能的，因此要求增加额外以及反相器。
• 通过给定的逻辑函数F设计静态互补CMOS的步骤：
  • 先将逻辑表达式整体化成非的形式。如果不是，则整体取两次反，内层的一级反根据De Morgan定律化简开。
  • 对于PDN，因为最终是把输出拉至GND，所以对于NOMS，安装串联为与，并联为或的形式进行连接布局。
  • 对于PUN，因为对于每个们实际上实现的是反逻辑，则把逻辑表达式化成单个变量都是非的形式，也按照串联为与，并联为或的形式进行连接布局。
  • 附：因为PUN和PDN实际互为对偶网络。可以先画出PDN，根据对偶分层画出PUN。

CMOS Properties

• High Noise Margins: V_OH and V_OL are at V_DD and GND, respectively; Full rail-to-rail swing.
• Ratioless Logic: Logic levels not dependent upon the relative device sizes.
• Low Output Impedance: Always a path to V_DD or GND in steady state.
• Extremely high input resistance: nearly zero steady-state input current.
• No static power dissipation: No direct path steady state between power and ground.
• Propagation delay function of load capacitance and resistance of transistors

Switch Delay Model

input pattern effects on Delay

Delay Dependence on Input Patterns

transistor sizing

串联加倍，并联不变

NAND

6.2.2 有比逻辑

Goal: to reduce the number of devices over complementary CMOS

Cost: cause the reduction of stability and extra static dissipation compared to CMOS

• 因为互补CMOS优点是全轨输出，静态功耗低，但是代价是稳定输出的时候，有一半的管子属于冗余的。如果当资源有限时，我们需要另外一种静态CMOS的设计方法来减少MOS管的数目。因此有了有比逻辑这种设计方法，当扇入是N时，它仅需N+1个MOS管；但于此同时它需要以降低稳定性和额外的静态功耗作为代价。如图Fig6.4：

• 如Fig6.3，列出了常见的三种有比逻辑。其中(a)是用电阻负载，(b)©是有源负载，因为在集成电路中，无源器件不好集成并且耗尽型MOS不常用，通常采用©方式用常通的PMOS做上拉负载，通常命名为伪NMOS电路。不过这三种有比逻辑门的分析方式都是一样的，都可以类比成互补CMOS的PUN, 当其起作用时，存在输出到V_DD 的低阻通路(也即负载器件都可等效为电阻R)，不同的是当PDN起作用的时候，PUN也导通，那么就会存在V_DD 到GND的直流通路，导致不是rail-to-rail输出和额外静态功耗。
  

伪NMOS电路——静态分析

• 有比逻辑问题的简单理解：
  • if V_OL $\downarrow$ 更接近V_GND ，则$R_n/R_p\downarrow$ , 也即$(W/L{)}_n/(W/L{)}_p\uparrow$ $k_n/k_p\uparrow$

• 静态分析：

Properties

###6.2.3 传输管逻辑

• 互补CMOS和伪CMOS电路设计思路是把输入信号作用在MOS管的栅端，然后控制MOS管作为开关来实现功能。而传输管的设计思路是把输入信号作用在栅端以及源漏端上来实现逻辑功能。

• 传输管：允许原始输入驱动栅端和源-漏端，以减少晶体管数目。但是会有阈值电压损失以及驱动反向器时会有静态功耗。

  

NMOS-only 串联传输管

所以，如果串联传输管，则需要前级输出接后级的源或漏端

NMOS-only logic

差分(互补)传输管逻辑：CPL

稳定有效的传输管设计——方法1：电平恢复

稳定有效的传输管设计——方法2：传输门

6.3 动态CMOS门设计

• In static circuits at every point in time(except when switching) the output is connected to either GND or V_DD via a low resistance path.
  • fan-in of n requires 2n*(n N-types + n P-types)* devices
• Dynamic circuits rely on the temporary storage of signal values on the capacitance of high impedance nodes.
  • requires on n+2*(n+1 N-types + 1 P-type)* transistors

Conditions on Output

• Once the output of a dynamic gate is discharged, it cannot be charged again until the next precharge operation.
• Inputs to the gate can make at most one transition during evaluation.
• Output can be in the high impedance state during and after evaluation (PDN off), state is stored on C_L

Properties of Dynamic Gates

• Logic function is implemented by the PDN only
  • number of transistors is N+2 (versus 2N for static complementary CMOS)
• Full swing outputs (V_OL = GND and V_OH = V_DD)
• Non-ratioed - sizing of the devices does not affect the logic levels
• Faster switching speeds
  • reduced load capacitance due to lower input capacitance (C_in)
  • reduced load capacitance due to smaller output loading (C_out)
  • no I_SC , so all the current provided bu PDN goes into discharging C_L
• Overall power dissipation usually higher than static CMOS
  • no static current path ever exists between V_DD and GND (including P_SC)
  • no glitching
  • higher transistion probabilities
  • extra load on Clk
• PDN starts to work as soon as the input signals exceed V_Tn , So V_M , V_IH and V_IL equal to V_Tn
  • low noise margin (NM_L)
• Needs a precharge/evaluate clock

【参考文献】

​ [1] 数字集成电路—电路、系统与设计(第二版), Jan M.Rabaey Anantha Chandrakasan著, 周润德等译, 电子工业出版社