芯片测试缺陷分类和DFT常用方法

目录

1.芯片要测的问题 或者说缺陷分类

(a).Stuck At

(b).Transition

(c).Path Delay

(d).Bridge Test

(e).IDDQ

2.测试激励的来源

3.DFT常用方法和它们主要测试对象

1. 边界扫描测试：Boundary Scan Test: 

2. 内建自测试BIST:

3. 扫描测试Scan test: 

4.不同DFT方法对应测试电路类型

1.芯片要测的问题 或者说缺陷分类

对于不同的缺陷可能不同的测试方法效率是不一样的，所以要分析缺陷类型，根据类型选择测试方法和生成test pattern。

参考DFT--Design For Test

(a).Stuck At

stuck at 0 就是假设某个组合逻辑cell (以与门为例) 输出端在制造过程中接地了恒为0 通过ATPG产生一个pattern 经过若干次shift之后port A和port B都输入1，但是检测到与门输出为0 就确认了这个问题

注意：多个故障点时，故障数量级为 3的n次方-->n为节点

(b).Transition

• 掺杂浓度不稳定、金属导电率、光刻不规则所引起的故障
• slow-to-rise / slow-to-fall node

(c).Path Delay

针对关键路径建模

(d).Bridge Test

必须基于版图设计规则提取故障

(e).IDDQ

• 检测CMOS短路/开路/粘连

• 通过观测静态漏电流变化完成对芯片的测试筛选

  

2.测试激励的来源

根据芯片测试的激励和输出分析可以分为:

1.外部测试机台ATE(Auto test Equipment)

此时激励和测试输出都由外部设备ATE控制

2.内建自测试 Build In self Test

此时在片内完成激励和输出分析

3.激励外部和内部混合

比如at-speed测试在不同状态选择内部还是外部时钟。

ATE测试的缺点是成本高 机台贵，而且时钟不一定能跑的很高

内部的激励和输出分析就需要额外的电路来完成，需要在芯片设计的时候做可测性设计(DFT)

当然早期的纯ATE测试也要考虑ATE的可测性来设计电路，但那个时候比较简单 不够系统。

3.DFT常用方法和它们主要测试对象

DFT常用以下三种设计手段：

1. 边界扫描测试：Boundary Scan Test: 

测试目标是IO-PAD，利用JTAG接口互连以方便测试。（jtag接口，实现不同芯片之间的互连。这样可以形成整个系统的可测试性设计）

2. 内建自测试BIST:

模拟IP的关键功能，可以开发BIST设计。一般情况，BIST造成系统复杂度大大增加。memory IP一般自带BIST，简称MBIST

3. 扫描测试Scan test: 

SCAN技术，与边界扫描测试的区别，是内部移位寄存器实现的测试数据输入输出。测试目标是std-logic，即标准单元库。（扫描测试和边界扫描，不是一个概念。需要区别对待。内部的触发器，全部要使用带SCAN功能的触发器类型。）

详解DFT的scan(边界扫描)_cy413026的博客-CSDN博客以一组信号为开始，可以看到mode有很多种很多层参考链接：DFT设计绪论scan & ATPG0.Soc涉及的测试问题标准单元---基于SCAN的测试储存器与模拟模块---BIST 即MBIST和analog BIST硬核软核IP---BIST(即Logic BIST,LBIST)，SCAN封装与IO---Boundary Scan1.SOC的全面测试--测试顺序看哪部分的失败几率大DC参数测试：高低电平等。Scan Based Test测试：在不影响原https://blog.csdn.net/cy413026/article/details/123648564

4.不同DFT方法对应测试电路类型

这三种方法主要是针对不同的电路类型

• 标准单元---基于SCAN的测试
• 储存器与模拟模块---BIST 即MBIST和analog BIST
• 硬核软核IP---BIST(即Logic BIST,LBIST)，SCAN
• 封装与IO---Boundary Scan