dc综合与pt静态时序分析(中文)_Design Compiler Lab自制中文视频分享（B站）

源自：微信公众号 “数字芯片实验室”

Design Compiler 是业界主流的逻辑综合工具，用来将可综合的RTL代码（VHDL、Verilog、Systemverilog）综合成和特定工艺库相关的门级网表，用于后端的布局布线。自录DC Lab中文视频是由于博主学习过程中深感IC设计领域从业人员相对于互联网从业人员的藏掖和固化。IC设计培训行业课程价格的高昂。
IC设计是一个跨领域的工作。以低功耗，低硬件开销，高性能等因素为驱动，设计针对特定应用场景的的芯片是设计者的宗旨。
IC设计的复杂性决定了工作的很大一部分是和EDA工具的交互。IC设计脱离不掉EDA的Flow，但是更为重要的还是以工具为辅助，对特定问题的解决。
博主以免费开源的精神，计划自录DC、ICC、PT等业界主流EDA的Lab 视频，以相对“**流程介绍.pdf”更加具体直观的方式，为ASIC设计流程中那些赶鸭子上架的学生党提供新手入门级引导。博主 抛砖引玉，望行业人士不吝赐教。

B站视频链接：https://www.bilibili.com/video/av33451841

Lab 2：

Lab 4：

Lab 5：

Lab 6：

最后，为因录制Lab 视频而疏忽女朋友的 138min46s致歉。