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【verilog基础】时钟无毛刺切换电路 Clock Glitch Free

文章目录

    • 一、时钟切换电路：容易产生毛刺
    • 二、时钟无毛刺切换电路：在S端增加一些控制通路
    • 三、异步时钟无毛刺切换电路：使用同步电路解决亚稳态问题
    • 四、真题
      • 题目
      • 解答

一、时钟切换电路：容易产生毛刺

  • 1、在芯片运行时经常需要切换时钟源，通常的实现方式是：通过mux来选择不同的时钟源输出
    【verilog基础】时钟无毛刺切换电路 Clock Glitch Free_第1张图片
  • 2、这两个时钟在频率上可能完全不相关，也可能成倍数关系。不管是哪种情况，都有可能在开关门控时产生毛刺（Glitch）
  • 3、由于SELECT 信号会在时钟源的任意电平位置发生变化，从而导致输出时钟截断或者产生毛刺，如下图所示：
    【verilog基础】时钟无毛刺切换电路 Clock Glitch Free_第2张图片
  • 4、Glitch free：保证

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