用 vｅrｉｌog 语言编写一个 8 位全加器

1、源代码:

moｄｕｌe add8（sum,couｔ,in1,iｎ２，cin);

ｉnput [7:0］ in1,iｎ２;

iｎpuｔ ｃiｎ;

ｏutpｕt [7:０］ sum;

outｐut cout;

assigｎ {coｕt，sum}=in1＋iｎ2+cin;

endmoduｌe

２、激励：

`tｉmeｓcaｌe 1ｎs/10０ps

moduｌe aｄｄ8_tｂ;

reｇ[7:0] A，B；

reg CＩN;

wire [7:0］ SUM;

wirｅ COUT;

add8 uｌ(

、sum(SＵM)，

、cout（COUT),

、ｉn1(A）,

、iｎ2（B),

、cin(CIN） );

iｎiｔial

beｇin

A=８'d0；B=８'ｄ０;CIN=1'b0;

＃１0 A=8'd２０;Ｂ＝8＇d129;CＩN=1'b1;

＃10 A=８＇ｄ27;B=8＇ｄ１9;ＣIＮ＝1'ｂ0;

#1０ A=8'd１57；Ｂ＝8'd２9;CＩN=1'b０;

#10 A=8'ｄ３7;Ｂ=8'ｄ6８;ＣIＮ=1'b０;

#10 A＝8'd１1;B=8'd69；CIN＝１'b0；

#10 A＝８'d54;B=8'd67;CＩN=１'ｂ1;

#10 A=8'd211；B=８'d０;ＣIN＝1'b0;

＃10 A=８＇d８７;B=8'd4３;CＩN=1'b１；

＃１0 Ａ=8'd23;B=8'd171；ＣIN=1'b0;

＃10 A=8＇d12;B=8＇d１２;CIN=１'b1;

#10 A=8'd１1２;Ｂ=8＇ｄ1１5；CIN＝1'b０;

enｄ

endmodｕle