ARM Coresight 系列文章 5 - ARM Coresight APB Interconnect（APBIC）

APBIC 介绍

下图是基于SOC-400的 DAP 架构图，从图中可以看到 DAP 口出来的DAP-APB 会接入 APBIC 的 Slave 口，系统总线也接入了 APBIC 的 APB Slave port(图中并没有直接标出slave port)。所以两者都可以通过APBIC来访问Debug APB, APBIC 是 arm coresight 定义的一个coresight 组件，其功能是用于APB BUS的互联。

图 1-1 Structure of the CoreSight SoC-400 DAP components

如下图1-2 更详细地显示了 APBIC 端口情况，图中左边一共有 4个 slave port, 右边有 64个 master port。

图 1-2

关于 APBIC ARM 的定义如下：

APBIC 至少有一个S0的端口，S0 通常会接到前一级的 DAP, 如图 1-1 所示， S1/S2/S3 可以接到系统总线上，也就是 system bus。它们优先级的排序：S0>S1>S2>S3…，通常只需两个slave 端口就可以了，S0 接 DAP, S1 接 System bus。

APBIC ROM Table

APBIC Rom Table 中的 Entry 会指向 Master 接口对应的 Component，此外，APBIC 是可以级联的，Master 可以再挂一个APBIC：

另外，有些 CPU 中只有一个 Debug APB接口，但是 CPU 内部也有一个 ROM Table，那么 CPU内部也会有一个APBIC，这样通过 Debug APB，再通过CPU 内部的 APBIC 就可以访问到 CPU 内部的 Component了。

APBIC 中的每个 Master 端口都有一个映射的地址，这个映射地址是相对于 ROM Table 中的 offset 地址，APBIC 中的 ROM Table 是放到最开始的地址也就是 0x0000_0000 处，这个是固定的。如下图所示：M0 对应的是 0x0000_1000 地址，M1 对应的是0x0000_2000 地址… M5 连接到 A73 Debug APB 接口上的。

Error response

ROM Table 中有些地址是 Reserved 的，如果 S1 访问到 ROM Table 中没有用到的地址就会产生一个error response。常遇到的有以下几种：

软件访问的控制

Coretex-A73 可以通过 M1/M2/M3/M0 来访问其上连接 component 。

如果来自 Coretex-A73的访问，会把 paddrdbg31 拉低，如果来自DAP，那么S0 的bit31默认会为高的，区分 bit31的原因，是防止软件的干扰。

通过 dbgswen 信号可以限制软件的访问，也即限制Coretex-A73 不能访问S1/S2/S3, 如图 1-1。

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