记录一些FPGA心得

前段时间蹭了学校的FPGA课，恰好有两个FPGA项目上手。一个嵌入式图像处理，FPAG做边缘检测，另一个通原项目做二、多进制调制解和调载波同步。在这里记录一下一些心得，不然过两天就忘记了

1.Quartus

Quartus可编程逻辑的设计环境，感觉现在常用的就是13和16两个版本。但是不知道是不是我用的破解版的原因，感觉16没有13好用。

2.Verilog

Verilog感觉只要会一些编程基础，应该都会很容易理解，二者结构也很相似：

verilog与c对比

Verilog编写的时候会有一下几种格式的文件：

.v文件：.v文件也就是最基本的文件格式，类似于c语言中的.c，matlab里面的.m。.v文件可以作为顶层或者子模。

.bdf文件：bdf是我觉得用起来比较方便的。写完一个子模块后右键该模块->Creat Symol Files for Current File ，再bdf里双击空白，就可以在下拉栏里找到自己写的模块了，然后就像Multisim一样连线就可以了。另外bdf中还有一些自带的模块，比如d触发器等等，很方便。

       但是如果要进行modelsim联合仿真，bdf是不能作为顶层的。需要将bdf点开，点击右上角File->Creat/Updata->Creat HDL Design File..将bdf生成为一个.v文件，把该.v作为顶层，才可以和modelsim联合仿真。这里还有个问题，生成的bdf和.v 是重名的，加到一个工程里会报错，所以.v作为顶层的时候需要把bdf从工程中删掉，或者改名，需要的时候再添加进来就行。

.vwf文件：.vwf是一个时序仿真文件，可以仿真自己的工程，我记得好像不能实现多进制的仿真，但是曾经有人截图给我多进制数转模的vwf仿真。说到仿真，modelsim联合仿真确实很方便，可以实现多进制转换，数模转换，对于需要得到模拟波形，例如正弦波，不需要上板子而不需要ad da 就可以仿真。但是太占内存了，玩了几天100个G。联合仿真请看大佬：https://blog.csdn.net/ssg18829575503/article/details/79177503

.stp文件：.stp文件是signaltap文件，使用signaltap可以实现示波器的功能，特别是做一些触发测试感觉效果很好，功能十分强大，而且出来的数据是真实的数据，不像modelsim是仿真数据。但是要上板子。signaltap请看大佬：https://blog.csdn.net/k331922164/article/details/47623501

.qip文件：.qip就是ip核文件，quartus里面的ip核就像是python中的库，直接调用就行，不需要自己写代码，只需要配置一下参数。比如说我做边缘检测就要用到Shift Register作为行缓存器，设置同时输出的管子为3，深度800，就可以对VGA640*480的图像进行3*3的模板卷积运算。ip核添加完成后，在最后summary中勾选_inst.v文件，打开就是ip核例化的模板，把括号里改成自己需要的即可。

3.定义格式

1.端口：也就是在module xxx();括号中定义的input output inout 类型。

2.parameter 类型：只能定义常量。

3.reg 类型： reg[7:0] cnt //定义一个8位位宽，即0-255的cnt。最大到255之后跳转到0。一般用initial  cnt<=0;赋值。可以在always里面赋值。

4.wire类型：wire [7:0] line_1 //定义线类型，一般在顶层模块里面模块例化的时候用。用assign赋值。不可以在always里面赋值。

4.一些注意事项：

1.在定义输出的时候，如果是大于1位位宽的，命名不要命为 xxx1、xxx2这类，正确的应该是xxx_1、xxx_2，错误的结果是仿真的时候会把总线（group）给拆开。

2.用一个d触发器延时一个码元周期（一般码元周期都>>系统时钟周期）,就可以消除冒险现象。原理是什么我也不清楚。

3.一个变量不能在多个always里面赋值，因为always是同时进行的。

4.定义signed类型的符号数，可以取最高位作为判断正负的结果。

5.modelsim联合仿真输出结果为高阻，即全是红线，一般是程序里面的reg类型没有赋初值。所有的reg类型都要赋初值。