SAR ADC

SAR ADC

Intro

SAR (Successive Approximation Register) ADC是使用二分查找算法搜索并比较各种可能的输入电压的量化值，最终得到该次转换的数字信号输出。当内部电路运行在高频率赫兹时，ADC采样速率仅仅为该数值的几分之一。
该类ADC的采样率通常低于5Msps(即，最高每秒百万次采样可达5Msps)的中等至高分辨率应用的常见结构，具有低功耗，小尺寸等特点。它的核心架构由电容式DAC和高速比较器组成，分辨率一般在8-16位。

Theory

SAR ADC的工作过程可以分为六个步骤

1. 模拟输入电压(Vin)由采样、保持电路保持
2. 为实现二进制搜索算法，N位寄存器首先设置在中间刻度(即：100…00, MSB设置为1)
3. 输出（Vdac）相当于Vref/2(由于刻度属于中间值DAC)，Vref是提供给ADC的基准电压
4. 比较判断Vin 大于/小于 Vdac
   a. 如果Vin大于Vdac - 比较器输出逻辑高电平，N位寄存器的MSB保持为1
   b. 如果Vin小于Vdac - 比较器输出逻辑低电平，N位寄存器的MSB清0
5. SAR控制逻辑移至下一位，并将该位设置为高电平，进行下一次的比较(这个过程一直保持到LSB)
6. 上述操作结束后，也就完成了转换，N位转换结果储存在寄存器内

SAR ADC基本构架

Design

10-bit单端SAR ADC

该构架可以分为4个部分：
采样保持电路
比较器
10-bit逐次逼近寄存器及其控制电路
数模转换器

逻辑步骤如下图：

上图逻辑可分为三个阶段：

1. 采样和清零阶段
   采样保持电路中的开关S闭合，则Vin=Vsh，即属于跟随阶段。
   DAC中的电容C1p-C10p和C1n-C10n的下级板全部接地。
   当开关EN闭合，Vdac接地，DAC就处于清零阶段。
2. 比较阶段
   采样保持电路中的开关Sa断开，Vsh为采样得到的电压。
   DAC中的电容C1p-C10p的下级板接Vref，其余开关不动，而开关EN断开。
   此时DAC的输出结果：
   
   Vsh与Vdac进行比较，根据比较大小的出输出
   a. 当输出为1，即D1=1，而逐次逼近寄存器根据比较结果，将电容C10n(MSB电容)的下级板偏转到Vref；
   b. 当输出为0，即D1=0，C10p的下级板偏转到GND，其余电容保持不变。
3. DAC输出
   根据上一步的比较结果，可以得到DAC输出如下：
   
   Vsh与Vdac进行比较
   a. 如果Vsh大于Vdac，则比较器输出为1，即Dj-1=1，而逐次逼近寄存器根据比较结果，将电容C(11-j)n的下级板偏转到Vref
   b. 如果Vsh小于Vdac，则比较器输出为0，即Dj-1=0，而逐次逼近寄存器根据比较结果，将电容C(11-j)n的下级板偏转到GND。其余电容保持不变，直到j=11，则比较结束，进入下一个转换周期。
   j>9时，结束转换，进行数字输出。